Цифровые интегральные микросхемы Микроэлектроника -

ВВЕДЕНИЕ

Основные понятия и определения

В настоящее время цифровая электроника базируется на достижениях микроэлектроники, для которой характерно органическое единство физических, конструкторско-технических и схемотехнических аспектов. Микроэлектроника охватывает вопросы исследования, разработки и принципов применения интегральных микросхем.

Интегральная микросхема (ИС) – это совокупность электрически связанных компонентов (транзисторов, диодов, резисторов и др.), изготовленных в едином технологическом цикле на единой полупроводниковой основе (подложке).

Интегральная микросхема выполняет определенные функции обработки (преобразования) информации, заданной в виде электрических сигналов: напряжений или токов. Электрические сигналы могут представлять информацию в непрерывной (аналоговой), дискретной и цифровой форме.

Аналоговые и дискретные сигналы обрабатываются аналоговыми или линейными микросхемами, цифровые сигналы – цифровыми микросхемами. Существует целый класс устройств и соответственно микросхем называемых аналого-цифровыми или цифро-аналоговыми и, служащих для преобразования сигналов из одной формы в другую.

Аналоговый сигнал
описывается непрерывной или кусочно-непрерывной функцией, причем и аргумент и сама функция могут принимать любые значения из некоторых интервалов. На рис. 1, а приведено графическое изображение гармонического сигнала

в качестве примера аналогового сигнала,

где , ,

Um
= 1, , .

Рис. 1. Три формы представления сигналов

Дискретный сигнал
– это форма представления непрерывного сигнала в виде решетчатой функции (временного ряда) (рис. 1, б), которая может принимать любые значения на некотором интервале а независимая переменная n принимает лишь дискретные значения (n = 0,1), где T – интервал дискретизации.

Как видно из приведенных диаграмм значения дискретного и аналогового сигналов в однозначных временных точках абсолютно совпадают.

Цифровой сигнал
– квантованный временной ряд

,

графически представленный на рис. 1, в, принимающий лишь ряд дискретных значений – уровней квантования, а независимая переменная n принимает значения 0, 1, Нелинейная функция Qк
– задает значения уровней квантования в двоичном коде. Число Kуровней квантования и число S разрядов соответствующих кодов связаны зависимостью

.

Функциональная сложность интегральных схем

Компоненты, входящие в состав ИС, не могут быть выделены из нее в качестве самостоятельных изделий, кроме того, они характеризуются некоторыми особенностями по сравнению с дискретными транзисторами, диодами и т. д.

Особенностью цифровых ИС является высокая сложность выполняемых ими функций, поэтому количество компонентов в одной микросхеме может исчисляться сотнями тысяч и даже миллионами.

Функциональную сложность ИС обычно характеризуют степенью компонентной интеграции, т. е. количеством чаще всего транзисторов на кристалле. Количественно степень интеграции описывается условным коэффициентом K = lg N , где N – число компонентов.

В зависимости от значений K интегральные схемы подразделяются:

K£ 1…2, (N £ 100) – малая интегральная схема (МИС или IS);

2 £K£ 3…4, (N £ 10000) – интегральная схема средней степени интеграции (СИС или MSI);

3…4 £K < 5, (N < 105
) – большая интегральная схема (БИС или LSI);

K³ 5, (N ³ 105
) – сверхбольшая интегральная схема (СБИС или

VLSI).

Сокращенияприведенныенаанглийскомязыкеимеютследующийсмысл: IS – Integrated Circuit; MSI – Medium Scale Integration; LSI – Large Scale Integration; VLSI – Very Large Scale Integration.

Иногда сложность ИС характеризуют таким показателем, как плотность упаковки. Это количество компонентов, приходящихся на единицу площади кристалла. Этот показатель характеризует уровень технологии, и в настоящее время он составляет ~ 1000 компонентов/мм2
.

Особенности технологии и производства ИС

При изготовлении интегральных схем используется групповой метод производства и в основном планарная технология.

Групповой метод производства предполагает изготовление на одной полупроводниковой пластине большого количества однотипных ИС и одновременную обработку десятков таких пластин. После завершения цикла изготовления пластины разрезаются в двух взаимно перпендикулярных направлениях на отдельные кристаллы – чипы (chip), каждый из которых представляет собой ИС.

Планарная (плоскостная) технология – это такая организация технологического процесса, при которой все составляющие ИС формируются в одной плоскости.

Необходимо отметить, что создание и освоение изделий микроэлектроники является чрезвычайно дорогостоящим делом.

Стоимость D одной ИС (одного кристалла) упрощенно можно вычислить следующим образом:

,

где A – затраты на НИР и ОКР по созданию ИС; B – затраты на технологическое оборудование; С – текущие расходы на материалы, электроэнергию, заработную плату в пересчете на одну пластину; Z – количество пластин, изготавливаемых до амортизации основных производственных фондов; X – количество кристаллов на пластине; Y – отношение годных ИС к количеству, запущенных в производство.

Увеличение Y достигается совершенствованием технологии, а рост числа кристаллов X достигается увеличением размера пластины и уменьшением размеров элементов ИС.

Полупроводниковые интегральные схемы

Классификация ИС может производиться по различным признакам. Однако по способу производства современные микросхемы можно разделить на полупроводниковые, пленочные, гибридные. Основу современной цифровой электроники составляют полупроводниковые интегральные схемы.

Широкое распространение получили следующие полупроводниковые ИС:

· биполярные;

· МДП (МОП) – металл-диэлектрик (окисел)-полупроводник;

· БиМОП – сочетание двух первых типов.

Технология полупроводниковых ИС основана на легировании полупроводниковой (кремниевой) пластины поочередно донорными и акцепторными примесями, в результате чего под поверхностью образуются тонкие слои с разным типом проводимости и p–n-переходы на границах слоев. Отдельные слои используются в качестве резисторов, а p–n-переходы – в диодных и транзисторных структурах.

Легирование осуществляется локально с помощью специальных масок с отверстиями, через которые атомы примеси проникают в пластину на нужных участках. Роль маски обычно играет пленка двуокиси кремния SiO2
, покрывающая поверхность кремниевой пластины. В этой пленке различными методами формируются окна необходимой формы.

Основным элементом биполярных ИС является n–p–n-транзистор (биполярный транзистор), и на его изготовление ориентируется весь технологический цикл. Все другие элементы, по возможности, изготавливаются с этим транзистором, без дополнительных технологических операций.

Основным элементом МДП (МОП) ИС является МДП (МОП)-транзистор.

Элементы биполярной ИС необходимо изолировать друг от друга, чтобы они не взаимодействовали через кристалл. Элементы МДП (МОП) ИС не нуждаются в специальной изоляции друг от друга. В этом одно из главных преимуществ МОП ИС по сравнению с биполярными.

В последнее время широкое распространение в качестве материала подложки получил арсенид-галлий. В полупроводниковых микросхемах на такой основе активными элементами служат полевые транзисторы с управляющим переходом металл-полупроводник (МЕП-транзисторы).

Размеры кристаллов у современных полупроводниковых ИС достигают 20´20 мм2
, а размеры фрагментов элементов ИС составляют десятые доли микрометра.

Исторические этапы микроэлектроники

Первый этап – изобретение точечного германиевого транзистора в 1948 году в лаборатории BellTelephoneLaboratories.

Второй этап – создание плоскостных кремниевых транзисторов в 1953 году на фирме TexasInstrumentIncorporation и налаживание их группового производства.

Третий этап – создание первой интегральной схемы в 1961 году на фирме FairchildSemiconductor, представляющей собой триггер, состоящий из четырех биполярных транзисторов и двух резисторов.

1. ОСНОВЫ ТЕОРИИ ИНТЕГРАЛЬНЫХ ЦИФРОВЫХ УСТРОЙСТВ

1.1 Логические основы цифровой интегральной электроники

Функционирование любой цифровой системы происходит в двоичной системе счисления, оперирующей только двумя цифрами: нуль (0) и единица (1). В данном случае имеется в виду логические нуль и единица.

Математический аппарат, на основе которого осуществляется описание цифровых схем, – это алгебра логики, или, как ее еще называют по имени автора – английского математика Джорджа Буля (1815-1864), булева алгебра. В практических целях первым применил ее американский ученый Клод Шеннон в 1938 году при исследовании электрических цепей с контактными выключателями.

Предметом рассмотрения алгебры логики является утверждение, которое может быть либо истинным, либо ложным. Принято «истинно» обозначать цифрой 1, «ложно» – цифрой 0.

Простые утверждения, объединенные логическими операциями, образуют сложные утверждения. Если простые утверждения обозначить буквами, например, A, B, C, …, а сложные буквой F, то, используя законы алгебры логики, можно описать математически сколь угодно сложную цифровую схему.

В алгебре логики известны три основные логические операции:

1. Логическое умножение (конъюнкция или операция И
). Записывается как F = A B, F = A·B, F = AB, читается – A и B. Операция обозначает, что сложное высказывание истинно лишь тогда, когда истинны все простые высказывания.

2. Логическое сложение (дизъюнкция или операция ИЛИ
). Записывается как F = AÚB, F = A+B, читается – F = A или B. Обозначает, что сложное высказывание истинно, если истинно хотя бы одно из простых высказываний, и тем более, если истинны оба.

3. Логическое отрицание (инверсия или операция НЕ
). Записывается F = Ā , читается – F = «не» A. Операция обозначает, что сложное высказывание истинно, если простое ложно, и наоборот.

Словесное описание приведенных логических операций можно свести к их табличному (табл. 1) описанию или заданию:

Таблица 1

Аргументы (простые высказывания)		Логические операции (булевы функции)
А	В	И	ИЛИ	НЕ
		AÙB	AÚB
0	0	0	0	1	1
0	1	0	1	1	0
1	0	0	1	0	1
1	1	1	1	0	0

Таким образом, выполнение сколь угодно сложной логической операции может быть сведено к трем вышеперечисленным операциям. Следовательно, имея некоторые технические устройства, реализующие операции И
, ИЛИ
, НЕ
, можно построить сколь угодно сложное цифровое устройство. Такие устройства называются соответственно логическими элементами И
, ИЛИ
, НЕ
(рис. 2) и образуют основной базис или функционально полную систему логических элементов.

а б в

Рис. 2. Условное обозначение логических элементов на электрических схемах: И
(а), ИЛИ
(б), НЕ
(в)

В интегральной цифровой электронике широко используются элементы других базисов: ИЛИ
– НЕ
(стрелка Пирса A↓B), а также И
– НЕ
(штрих Шеффера A│B), каждый из которых также является функционально полной системой элементов.

1.2 Кодирование сигналов в цифровых устройствах

По виду кодирования электрических сигналов двоичными цифрами элементы цифровой техники делятся на потенциальные, импульсные и импульсно-потенциальные.

В потенциальных элементах нулю и единице соответствуют два резко отличающихся уровня – высокий и низкий. При этом напряжения могут быть как положительными, так и отрицательными относительно корпуса, электрический потенциал которого принимается за нулевой.

Различают элементы, работающие в положительной и отрицательной логике (рис. 3).

Рис. 3. Кодирование электрических сигналов в потенциальных элементах

Таким образом, для положительной логики характерны более высокие значения напряжений, которые соответствуют логической единице.

У импульсных цифровых устройств логическими нулями и единицами кодируются перепады напряжений, наличие или отсутствие импульса, полярность импульса.

В цифровых схемах используются также импульсно-потенциальные элементы, в которых одна часть сигналов кодируется различными уровнями напряжения, а другая – перепадами напряжения.

1.3 Классификация цифровых устройств

В общем случае на вход цифрового устройства поступает множество двоичных переменных X(x1
… xn
), а с выхода снимается множество двоичных переменных Y(y1
… yk
),. Устройство при этом осуществляет определенную логическую функцию между входными и выходными переменными.

Цифровые устройства можно разделить на комбинационные и последовательностные.

В комбинационных – значения Y в течение каждого такта определяются только значениями X в этом же такте. Такие устройства состоят из логических элементов.

В последовательностных – значения Y определяются значениями X, как в течение рассматриваемого такта, так и существовавшими в ряде предыдущих тактов. Для этого в последовательностных устройствах, кроме логических должны быть еще и запоминающие элементы.

Структура последовательностного и комбинационного устройства приведена на рис. 4.

а б

Рис. 4. Структура комбинационного а и последовательностного б цифровых устройств

Запоминающее устройство может хранить информацию не бесконечно большого, а только ограниченного числа тактов, поэтому цифровые устройства с памятью называют конечными автоматами, к которым относят все ЭВМ.

Таблицы, показывающие взаимосвязь между входными и выходными переменными комбинационных устройств, называют таблицами истинности. Алгебраическая форма этих связей представляет систему уравнений

y1
= y1
(x1
, x2
, …, xn
),

yk
= yk
(x1
, x2
, …, xn
).

В общем виде в последовательностных устройствах выходные переменные yi
зависят не только от входных сигналов xm
, но и от сигналов элементов памяти, поступающих за этот же такт.

В частности, в автоматах Мили выходные сигналы формируются именно таким образом, т. е.

yi
t+1
= fi
(x1
, x2
, …, xn
, z1
, z2
, …, zs
)t+1
.

Это выражение называется функцией выхода автомата Мили.

В автоматах Мура выходные сигналы являются функциями только сигналов элементов памяти в этом же такте, т.е.

yi
t+1
= fi
(z1
, z2
, …, zs
)t+1
.

Это выражение называется функцией выхода автомата Мура.

Для описания работы последовательностных устройств используются таблицы переходов состояний.

Таблицы истинности соответствуют только статическим или установившимся режимам работы цифровых устройств. При изменении входных сигналов в комбинационной схеме из-за инерционности логических элементов в ней начинает протекать переходный процесс. Максимальная длительность переходного процесса определяется максимальным числом последовательно включенных ЛЭ. Входные сигналы xm
изменяются не мгновенно, а в течение некоторого времени τф
, т. е. сигналы имеют фронты конечной длительности. В течение этого времени входные сигналы имеют неопределенное значение. По этой причине, а также из-за задержек сигналов в ЛЭ выходные сигналы комбинационной схемы в течение переходного процесса могут принимать значения не соответствующие описывающим их функциям. Это явление называют переходными состояниями или «гонками». Появление кратковременных ложных значений выходных сигналов комбинационной схемы может привести к неправильному срабатыванию других схем, подключенных к ее выходам.

Цифровые устройства можно разделить на асинхронные и синхронные. В асинхронных изменение входных сигналов сразу же вызывает изменение выходных сигналов. В синхронных изменение выходных сигналов, соответствующее новому сочетанию входных, происходит только после подачи синхронизирующих (тактовых) импульсов, управляющих работой автомата. Период синхроимпульсов является, таким образом, минимальным временем между выполнением автоматом двух последовательных микроопераций, т.е. служит единицей машинного времени, называемой тактом. В зависимости от структуры автомата за один такт могут выполняться одна или несколько микроопераций, если они совмещены во времени.

В асинхронных устройствах отсутствуют синхронизирующие сигналы, поэтому в их структуры обычно включаются специальные схемы, которые после окончания каждой микрооперации вырабатывают сигнал готовности к выполнению следующей микрооперации.

Синхронные устройства, в принципе, имеют меньшее быстродействие, чем асинхронные, однако в них легко устраняются опасные состязания.

1.4 Основные теоремы и положения алгебры логики

Принцип двойственности

Запишем алгоритм выполнения операций ИЛИ
и И
, расположив строки таблицы для операции И
в обратном порядке – снизу вверх:

Или
0 Ú 0 = 0 и 1 · 1 = 1

0 Ú 1 = 1 1 · 0 = 0

1 Ú 0 = 1 0 · 1 = 0

1 Ú 1 = 1 0 · 0 = 0

Если в этих таблицах переменные заменить их инверсиями, а знаки дизъюнкции на знаки конъюнкции и наоборот, то алгоритмы меняются местами. Таблица истинности для ИЛИ
становится таблицей истинности для И
и наоборот.

В этом состоит принцип двойственности, который в общем виде записывается так:

, .

Для любого числа переменных это правило, называемое еще теоремой де Моргана, имеет вид:

; .

На практике принцип двойственности приводит к тому, что логический элемент, выполняющий в положительной логике операцию И
, в случае отрицательной логики будет выполнять операцию ИЛИ
.

Для преобразования выражений алгебры логики с целью их упрощения или приведения к удобному виду используются, как и в обычной алгебре, скобки, а если их нет, то сначала выполняется отрицание (инверсия) над отдельными переменными, затем логическое умножение (конъюнкция), затем логическое сложение (дизъюнкция). Если же знак инверсии расположен над целым выражением, то она выполняется в последнюю очередь.

В алгебре логики используется целый ряд теорем.

Теоремы для одной переменной
:

1. A Ú 0 = A4. A Ú Ā = 17. A · A = A

2. A Ú 1 = 15. A · 0 = 08. A · Ā = 0

3. AÚA = A6. A · 1 = 19.

Теоремы для двух и более переменных
:

10. а) A Ú B = B Ú A, б) AB = BA

переместительный закон, означает, что все входы логического элемента равнозначны.

11. а) A Ú B Ú C = A Ú (B Ú C) = (A Ú B) Ú C,

б) ABC = A(BC) = (AB)C – сочетательный закон.

12. а) A (B Ú C) = AB Ú AC, б) A Ú BC = (A Ú B)(A Ú C) –

распределительный закон.

Данная теорема и все последующие вытекают из принципа двойственности. Применим его к выражению 12, а:

– левая часть,

– правая часть.

Введя новые обозначения: , получим обозначения: , а это и есть теорема 12, б.

13. а) A Ú AB = A, б) A(A Ú B) = A

– закон поглощения (A поглощает B).

Доказательство 13, а:

AÚAB = A(1 ÚB) = A · 1 = A, (используя теоремы 2, 6).

Теорема 13, б следует из принципа двойственности.

14. а) , б) .

Доказательство 14.а:

, (используя теоремы 8 и 1).

Теорема 14, б следует из принципа двойственности.

15. а) AB Ú ĀB = B, б) (A Ú B)(Ā Ú B) = B, закон склеивания (склеивание по A).

Доказательство 15, а:

AB Ú ĀB = B(A Ú Ā) = B · 1 = B, (используя теоремы 4 и 6).

Теорема 15, б следует из принципа двойственности.

Логические (булевы) функции

Булева функция (F) является результатом выполнения логических операций над двоичными переменными – аргументами (A, B, C, …) и полностью зависит от их значений.

Задать булеву функцию – значит указать ее значения (0 или 1) при всех возможных комбинациях значений переменных.

Каждая комбинация аргументов называется набором, при N аргументах существует 2N
наборов.

Если, известны значения функции на всех наборах аргументов, она называется полностью определенной. Если же на некоторых наборах значение функции неизвестно, то она называется недоопределенной, а соответствующие наборы – запрещенными наборами. Значения функции на запрещенных наборах можно задать по своему усмотрению (доопределить функцию).

Логические функции могут иметь различные формы представления: словесное, табличное, алгебраическое, графическое.

Рассмотрим два примера словесного задания булевой функции.

Полностью определенная функция F1
трех аргументов A, B, C принимает значение 1, если два любых аргумента (или все три) равны 1. В других случаях функция равна нулю. Количество наборов равно 23
= 8.

Недоопределенная функция F2
трех аргументов A, B, C принимает значение 1, если два любых аргумента равны 1, и равна нулю в остальных случаях, кроме случаев однозначности всех трех аргументов.

Если пронумеровать наборы от 0 до 23
– 1, эти словесно заданные функции можно представить в виде таблицы истинности (табл. 1).

Таблица 1

Номера наборов	A	B	C	F1	F2	F3	F4
0	0	0	0	0	–	0	0
1	0	0	1	0	0	0	1
2	0	1	0	0	0	0	1
3	0	1	1	1	1	0	1
4	1	0	0	0	0	0	1
5	1	0	1	1	1	0	1
6	1	1	0	1	1	0	1
7	1	1	1	1	–	1	1

Функция F 2
не определена на 0 и 7 наборах, где все три аргумента однозначны, поэтому в таблице 1 против этих наборов проставлены прочерки.

Отдельный интерес представляют функции F3
и F4
.

Конституентой единицы (F3
) называют функцию n аргументов, которая принимает значение, равное единице, только на одном наборе аргументов. На всех остальных наборах она равна нулю.

Конституентой нуля (F4
) называют функцию n аргументов, которая принимает значение, равное нулю, только на одном наборе аргументов.

От табличного задания булевой функции можно перейти к ее алгебраическому представлению, причем в двух формах: совершенной дизъюнктивной, нормальной форме и совершенной конъюнктивной, нормальной форме.

Совершенной дизъюнктивной, нормальной формой (Сов ДНФ) функции называют дизъюнкцию конституент единицы – минтермов, взятых на тех наборах, на которых единице равна сама функция.

Минтерм – конъюнкция всех переменных в наборе, которые берутся в прямом виде, если их значение равно единице, либо в инверсном виде, если их значение в наборе равно нулю.

Функция F1
в Сов ДНФ будет иметь вид:

.

Совершенной конъюнктивной, нормальной формой (Сов КНФ) функции называют конъюнкцию конституент нуля – макстермов, взятых на тех наборах, на которых нулю равна сама функция.

Макстерм – дизъюнкция всех переменных в наборе, которые берутся в прямом виде, если их значение равно нулю, либо в инверсном виде, если их значение в наборе равно единице.

Функция F1
в Сов КНФ примет вид:

.

Теоремы булевой алгебры позволяют достаточно просто перейти от одной формы представления булевой функции к другой. Однако, с точки зрения минимизации алгебраических выражений более удобна Сов ДНФ.

1.5 Минимизация булевых функций

Аналитические методы минимизации

Используя законы булевой алгебры, можно получить для одной и той же логической функции множество эквивалентных представлений. Чем проще аналитическое выражение функции, тем экономичнее и проще ее практическая реализация на интегральных микросхемах. Сложность булевой функции определяется ее рангом, т.е. количеством переменных в ее конъюнктивных или дизъюнктивных членах.

Представление булевой функции в Сов ДНФ в большинстве случаев не является минимальным.

Используя операции поглощения и склеивания, его можно существенно упростить. Часто используется неполное склеивание, при котором оба члена, участвовавших в склеивании (или один из них), могут повторно склеиваться с другими оставшимися членами Сов ДНФ.

В процессе минимизации важно отыскать смежные конституенты, которые отличаются только одним аргументом (в одну конституенту аргумент входит с инверсией, а в другую – без нее).

Две смежные конституенты, склеиваясь, образуют импликанту рангом на единицу ниже, чем исходные конституенты.

Используя, например, неполное склеивание последней коституенты в Сов ДНФ функции F1
последовательно с остальными, приходим к следующему выражению:

Процесс многоступенчатого склеивания приводит к импликантам, которые не склеиваются с другими. Такие импликанты называют простыми. Форма записи булевой функции в ДНФ, состоящая только из простых импликант, называется сокращенной дизъюнктивной нормальной формой (Сокр ДНФ).

В некоторых случаях в Сокр ДНФ могут содержаться лишние импликанты, которые могут быть исключены без изменения значения функции.

Одним из методов отыскания лишних импликант является метод испытания членов: чтобы испытать некоторый член функции, следует исключить его из Сокр ДНФ и подставить в оставшееся выражение такие значения аргументов, которые обращают исключенный член в единицу. Если при такой подстановке оставшееся выражение окажется тождественно равным единице, то испытуемый член является лишним.

Найдем для примера тупиковую форму Сокр ДНФ

.

Испытаем член AC. AC = 1, если A = 1 и C = 1. Подставим в оставшееся выражение A = 1 и C = 1, получим

.

При B = 0 F(A, B, C) = 1·1 Ú 0·0 = 1, но при F(A, B, C) = 0·1 Ú 0·0 = 0. Следовательно, член ACне лишний.

Испытаем член BC, равный 1 при B = 0, C = 1. При этом

.

Последнее выражение равно 1 как при A = 1, так и при A = 0. Поэтому член – лишний.

Испытание члена по этой же методике показывает, что он не является лишним, в итоге тупиковая форма исходной функции имеет вид:

.

Минимизация булевых функций с помощью карт Карно

Для минимизации функций относительно небольшого числа переменной (не более шести) наиболее простым и наглядным является графический метод, использующий карты Карно.

Карта Карно – это прямоугольник, разбитый на квадраты, число которых равно числу наборов рассматриваемой функции, т. е. 2n
. Клетки размечаются так, чтобы наборы, для которых возможны смежные конституенты, оказались бы в соседних клетках.

При заполнении карты Карно в ее клетки проставляют значения функции для соответствующих наборов, которые являются координатами клеток. Например, для функции двух переменных А и В (рис. 5) карта Карно имеет вид

Единицы, представленные в клетках, обозначают конституенты единицы рассматриваемой функции. Отыскание минимальной ее формы сводится к определению варианта, при котором все конституенты единицы накрываются (охватываются контурами покрытия) наименьшим числом наиболее коротких импликант. Объединение клеток на карте эквивалентно выполнению операции склеивания.

Всегда нужно стремиться к минимальному количеству контуров и максимальной площади каждого из них, руководствуясь следующими правилами:

· площадь контура покрытия должна быть Sk
= 2m-i
клеток, где – целое число, m – число переменных. Если, например, m = 3, то Sk
= 1, 2, 4, или 8 клеток;

· число сокращаемых переменных Nперем.
= log2
Sk
, т.е. при Sk
= 1 не сокращается ни одна переменная, при Sk
= 2 сокращается одна переменная и т.д.

В примере на рис. 5 пара единиц верхней строки охватывается импликантой Ā (т.е. обе клетки ) имеют общий аргумент Ā). Пара единиц правого столбца накрывается импликантой B, как общей для обеих клеток. Следовательно, минимальная ДНФ функции F(A,B) = Ā Ú B.

Если имеется несколько вариантов объединения конституент контурами, то можно получить несколько различных эквивалентных минимальных ДНФ функции, одна из которых выбирается для реализации в цифровом устройстве.

Карту Карно удобно использовать и для минимизации функций, заданных в алгебраической форме, например,

.

Карта Карно, состоящая из 23
= 8 клеток, может быть размечена, как показано на рис. 6.

При охвате единиц контурами склеивания карту Карно можно сворачивать в цилиндр, как вдоль горизон-тальной, так и вертикальной оси. В результате все четыре единицы, расположенные в углах Карты, охватываются контуром с общей импликан-той . Такой минимизации соответствует выражение

.

Минимизация недоопределенных функций

Недоопределенность функции означает, что запрещенные наборы никогда не появятся в процессе работы устройства. Значит, такую функцию можно произвольно доопределить, установив ее значения на запрещенных наборах, и это не отразится на работе устройства, но обчит его реализацию.

Пусть необходимо минимизировать булеву функцию, заданную картой Карно (рис. 7).

Если группировать единицы в контурах только по исходному заданию (рис. 7, а), то минимальная форма функции будет иметь вид:

.

После доопределения функции (рис. 7, б), ее минимальная ДНФ (заметим, что это будет уже другая полностью определенная функция j) оказывается предельно простой

.

Функция j, значения которой совпадают со значениями заданной функции F на тех наборах, где F определена, называется эквивалентной.

Таким образом, задача минимизации недоопределенной функции сводится к отысканию такой эквивалентной функции, которая имеет простейшую форму.

При синтезе комбинационных схем всегда возникает вопрос выявления опасных состязаний. С этой целью на практике пользуются простым и удобным формальный критерием Хаффмена: статические опасные состязания в устройстве с минимизированной структурой могут иметь место, если на карте Карно при охвате соседних клеток контурами склеивания окажутся хотя бы две соседние клетки, не покрытые контуром.

Поэтому устранение опасных состязаний достигается возвращением импликант, которые оказались лишними при переходе от сокращенной к тупиковой ДНФ.

1.6 Реализация логических функций на элементах И–НЕ, ИЛИ–НЕ

При реализации цифровых устройств на интегральных микросхемах широко используются базисы И-НЕ
или ИЛИ-НЕ
. Для этого минимизированные логические функции путем преобразований приводятся к соответствующему виду.

Пусть минимальная ДНФ функция

.

Применим к этому выражению двойное отрицание и теорему де Моргана

.

Как видно, функция F включает только операции И-НЕ
, и ее реализация в базисе И-НЕ
имеет вид (рис. 8)

Рис. 8. Реализация функции в базисе И-НЕ

Аналогичным образом от КНФ функции можно перейти к ее форме, удобной для реализации в базисе ИЛИ-НЕ
.

2. ЭЛЕМЕНТНАЯ БАЗА ЦИФРОВЫХ СИСТЕМ

2.1 Принципы построения полупроводниковых ключевых схем

В цифровой электронике ключевая схема предназначена для коммутации (переключения) тока в нагрузке или создания двух резко отличающихся уровней напряжения на нагрузке, соответствующих логическому нулю и логической единице.

Ключевая схема на биполярном транзисторе

В интегральных микросхемах выполненных на биполярных транзисторах роль ключа выполняет транзистор, включенный по схеме с общим эмиттером (рис. 9).

а б

Рис.9. Ключевая схема на биполярном транзисторе: а- принципиальная схема; б – вольт/амперная характеристика (ВАХ) ключа

Управление состоянием ключа осуществляется сигналом Uвх
. При Uвх
= 0 соответственно Iб
= 0 и состояние схемы определяется точкой B
на ВАХ ключа. Транзистор находится в состоянии отсечки, что эквивалентно разомкнутому ключу, а выходное напряжение Uвых
равно Uкэ отс
, т. е. несколько меньше, чем Eк
. Ток через транзистор Iко
в этом случае пренебрежительно мал.

При Uвх
, достаточном для создания базового тока Iб нас
, переводящего транзистор в режим насыщения, состояние схемы определяется точкой А
на ВАХ, что равносильно замкнутому ключу. Выходное напряжение равно Uкэ нас
, т.е. несколько выше нулевого уровня, а ток через транзистор Iк нас
максимален и равен .

Оценим энергетические затраты в ключевой схеме:

1.В режиме отсечки мощность, выделяемая на транзисторе и вызывающая его нагревание, определяется выражением

Pотс
= Iко
× Uкэ отс
.

Вследствие крайней малости Iко
, мощность Pотс
значительно меньше допустимой величины.

2.В режиме насыщения мощность Pнас
= Iк нас
× Uкэ нас
. Так как Uкэ нас
мало, Pнас
также находится в допустимых пределах.

3.Более подробно рассмотрим процесс переключения – процесс перехода ключа из одного состояния в другое.

Так как переключение транзистора происходит не мгновенно, а в течение времени tф
, ток iк
(t) и напряжение Uкэ
(t) достигают относительно высоких величин. На переключение транзистора затрачивается энергия

Допустив, что ток iк
(t) за время переключения изменяется по линейному закону, т.е. iк
(t)=Iнас
× t/tф
, и, считая, что Rк
, Eк
известны, получим

.

Тогда с учетом

Если транзистор ключа переключается с частотой f, то мощность, выделяемая на нем, будет равна

,

где – период переключения.

В этом случае, в зависимости от частоты переключения и режимов работы ключа, Pперекл.
может достигать значительных величин.

Идеализированная временная диаграмма работы ключа приведена на рис. 10.

Анализ временной диаграммы работы ключевой схемы (рис. 9) показывает, что для статистического режима если Uвх
– низкий потенциал, то Uвых
– высокий, и наоборот. Следовательно, простейшая ключевая схема на транзисторе с нагрузкой в цепи коллектора, с которого снимается выходное напряжение, является инвертором, реализующим функцию НЕ
как в положительной, так и в отрицательной логике.

Рис. 10. Идеализированная временная диаграмма работы ключа

Ключевая схема на полевых транзисторах

Ключевые схемы на полевых транзисторах имеют следующие преимущества перед биполярными:

·малое сопротивление в открытом состоянии,

·высокое сопротивление в закрытом состоянии,

·незначительная мощность, потребляемая от источника управляющего сигнала.

Схемотехнически полупроводниковые ключи на биполярном и полевом транзисторе практически идентичны.

Однако в интегральной схемотехнике в качестве нагрузочного резистора Rиспользуется МДП-транзистор того же типа, что и транзистор, выполняющий роль ключа (рис. 11).

Рис. 11. Ключевая схема на МДП-транзисторах

Это позволяет сократить число технологических операций при изготовлении микросхем. Чтобы транзистор Т2 выполнял роль резистора необходимо обеспечить постоянно открытое состояние его канала. Для этого затвор транзистора Т2 соединяют с его стоком.

Ключевая схема на комплементарных транзисторах

В рассмотренных ключевых схемах существенным недостатком является протекание тока через сопротивление Rк
как в открытом, так и в закрытом состояниях и, как следствие его значительное нагревание.

Этого недостатка лишен инвертор на комплементарных (взаимодополняющихся) МДП-транзисторах (рис. 12).

Рис. 12. Комплементарный МДП-транзисторный ключ

Схема построена на двух транзисторах Т1 и Т2 с одинаковыми характеристиками, но с каналами разных типов проводимости. Схема симметрична: когда один из транзисторов выполняет роль замкнутого ключа, то другой служит нагрузочным сопротивлением и наоборот.

В положительной логике и при положительной полярности напряжения питания при подаче на вход схемы логического 0 (Uвх
» 0 В) транзистор Т1 будет заперт, а транзистор Т2 оказывается в режиме глубокого насыщения и через него потенциал +Е поступает на выход, реализуя на выходе логическую 1. Сквозной ток протекающий через оба последовательно соединенных транзистора практически равен нулю, так как сопротивление закрытого транзистора Т1 очень велико.

Если на вход ключа подана логическая 1, то состояния транзисторов меняется на противоположное и через открытый транзистор Т1 на выход будет подан нулевой потенциал корпуса Uвых
» 0 В, реализуя логический 0. При этом сквозной ток по прежнему останется близким к нулю вследствие большого сопротивления запертого транзистора Т2.

Таким образом, в статическом состоянии схема практически не потребляет мощности от источника питания.

В режиме переключения имеется некоторый интервал входных сигналов при которых открыты оба транзистора и сквозной ток может достигать значительных величин. Однако для КМДП-ключей типичны низкие напряжения питания, так что заметного возрастания тока во время переключения обычно не происходит.

Переключатель тока

Переключателем тока называют симметричную схему (рис. 12.), в которой заданный ток I0
протекает через ту или иную ее ветвь в зависимости от потенциала Uвх
на одном из входов. На втором входе поддерживается некоторое неизменное опорное напряжение Uоп
.

а б

Рис. 13. Переключатель тока: а – электрическая схема;

б – временная диаграмма его работы

Опорное напряжение Uоп
равно промежуточному значению между напряжениями высокого (В) и низкого (Н) уровней выходного напряжения.

Так как эмиттеры транзисторов соединены между собой, то падение напряжения Uэ
прикладывается одновременно к базам Т1 и Т2

Если на вход переключателя подан высокий уровень (В) т. е. Uвх
= Uоп
+ d, то транзистор Т1 будет открытым, так как на его базе будет прямое напряжение Ud
э1
= Uвх
– Uэ
> 0, а Т2 закрыт (Ud
э2
= Uоп
– Uэ
< 0). Каждая из ветвей переключателя представляет собой инвертор, поэтому на выходе Uвых1
будет низкий потенциал, на выходе Uвых2
– высокий.

Если на вход подан низкий уровень (Н), т. е. Uвх
= Uоп
– d, то откроется Т2, а Т1 закроется. Обычно величины ïdï= 0,1 … 0,5 В достаточно для перевода схемы из одного состояния в другое, сохраняя активный режим открытого транзистора.

Таким образом особенность переключателей тока состоит в использовании ненасыщенного режима работы транзисторов, что обеспечивает их повышенное быстродействие и по той же причине повышенные энергетические затраты в статическом режиме.

2.2 Переходные процессы в ключевых схемах

В реальных ключевых схемах изменение состояния транзисторов под действием ступенчатого входного напряжения происходит в течение некоторого времени, зависящего от целого ряда факторов: типа транзистора ключа, режимов его работы, характера нагрузки и т.д. При этом изменения выходных токов ключа при отпирании и запирании транзистора отличаются от линейного закона, а форма выходного напряжения значительно отличается от формы входного.

Переходные процессы биполярного ключа

Процесс переключения биполярного транзистора определяется двумя факторами: процессами накопления и рассасывания неосновных носителей в базе, формирующих ток коллектора ik
, и наличием емкостей эмиттерного и коллекторного переходов Cэ
и Cк
, которые перезаряжаются при переключениях. Если входное напряжение Uвх
равно нулю, то транзистор закрыт и ток коллектора ik
равен неуправляемому току Iк0
(рис. 14).

Рис.14. Переходные процессы в ключе на биполярном транзисторе

При подаче входного напряжения ступенчатой формы появляется базовый ток Iб
такой же формы. Если величина Iб
достаточна для ввода транзистора в насыщение, то возрастающий ток коллектора будет стремиться к уровню bIб
, где b – коэффициент усиления тока транзистора. Нелинейный характер нарастания ik
определяется наличием емкостей переходов база-эмиттер (Cэ
) и база-коллектор (Cк
). Максимальное значение ik
ограничено сопротивлением Rk
и не может превысить величины

.

Значение коллекторного тока, в тоже время, определяется количеством неосновных носителей в базе, поэтому, когда ток ik
достигнет величины Ikнас
, его рост прекратится, но рост числа носителей заряда в базе будет расти до величины соответствующей току Iб
. Таким образом, в базе транзистора накапливается избыточный заряд неосновных носителей, не участвующих в создании коллекторного тока.

Как видно из диаграммы, процесс открывания транзистора занимает некоторый интервал времени tвкл
. Уменьшение этого времени на практике достигают повышением в 1,5¼3 раза базового тока, по отношению к току, достаточному для введения транзистор в насыщение.

Однако увеличение базового тока в этом случае приводит к увеличению избыточного заряда неосновных носителей в базе, которые после снятия входного сигнала (отключения тока Iб
) продолжают поддерживать некоторое время tр
коллекторный ток неизменным. Отрезок времени tр
называют временем рассасывания неосновных носителей из базы. Только после удаления избыточного заряда из базы начинается процесс уменьшения коллекторного тока до уровня Iк0
.

В быстродействующих ключевых схемах принимают меры для уменьшения tр
, и соответственно, tвыкл
, в целом.

Ключевая схема на транзисторе Шоттки

Процесс рассасывания можно устранить, если транзистору сразу же после отирания создать режим, когда бы он находился на границе между состоянием насыщения и активным режимом работы. Этого можно достичь шунтированием перехода коллектор-база транзистора диодом Шоттки (рис. 15).

Рис. 15. Ключевая схема на транзисторе Шоттки

Когда транзистор закрыт или работает в активном режиме, потенциал коллектора выше потен-циала базы и, следовательно, диод закрыт и не влияет на работу клю-ча. В режиме насыщения, когда транзистор полностью открыт, потенциал его коллектора оказывается ниже потенциала базы, что приводит к открыванию диода, на котором устанавливается напряжение менее 0,5 В, т. е. меньше напряжения, открывающего переход база–коллектор. Транзистор тем самым окажется на грани насыщения, так как диод зашунтирует через себя ту часть тока базы, которая создала бы избыточный заряд.

В интегральном исполнении диод Шоттки представляет собой контакт металла с коллекторной областью транзистора и составляет единую структуру, называемую транзистором Шоттки. Особенностью диода Шоттки является низкое прямое падение на нем напряжения порядка 0,4 В.

Переходные процессы в ключевой схеме на МДП-транзисторе

Основное влияние на характер протекания переходных процессов в ключевых схемах на полевых транзисторах оказывают емкости, образованные между их выводами (рис. 16).

а б

Рис. 16. Переходные процессы в ключевой схеме на МДП-транзисторах: а – эквивалентная схема, б – временные диаграммы

При закрытом транзисторе выходная емкость Cси
заряжена до напряжения, практически равного E. Когда входное напряжение превышает пороговое напряжение Uпор
(напряжение открывания транзистора) в течение времени задержки

формируется проводящее состояние канала. Однако, при достаточно низком сопротивлении Rвн
источника входного сигнала Uвх
время задержки пренебрежимо мало.

Как только канал сформирован, емкость Cси
начинает разряжаться постоянным током Iр
, определяемым небольшим сопротивлением проводящего канала транзистора, в течение времени tвкл
. За это время выходное напряжение ключа падает до величины близкой к нулю.

При запирании транзистора (уменьшение Uвх
до нуля) происходит зарядка емкости Cси
через резистор R от напряжения источника питания Eв течение времени tвыкл
. Это время, как правило, больше времени включения, так как сопротивление нагрузочного резистора R значительно больше сопротивления канала транзистора в проводящем состоянии.

В комплементарном ключе заряд и разряд нагрузочной емкости происходит в одинаковых условиях через открытый проводящий канал. Это объясняется симметрией схемы относительно входного напряжения и нагрузки. Соответственно, интервалы времени tвкл
и tвыкл
примерно одинаковы и почти на порядок меньше, чем у обычного ключа на МДП-транзисторах. Это преимущество сохраняется и при уменьшении напряжения питания.

3. Цифровые интегральные логические элементы

В процессе развития интегральной электроники выделилось несколько типов схем логических элементов, имеющих достаточно хорошие характеристики и удобных для реализации в интегральном исполнении, которые служат элементной базой современных цифровых микросхем.

Базовые элементы, независимо от их микросхемотехники и особенностей технологий изготовления, строятся в одном из базисов (как правило, в базисе И
–НЕ
или ИЛИ
–НЕ
).

Базовые элементы выпускаются в виде отдельных микросхем, либо входят в состав функциональных узлов и блоков, реализованных в виде СИС, БИС, СБИС.

В процессе реализации базовые логические элементы строят из двух частей: входной логики, выполняющей операции И
или ИЛИ
, и выходного каскада, выполняющего операцию НЕ
.

Входная логика может быть выполнена на диодах, биполярных и полевых транзисторах. В зависимости от этого различают:

· транзисторно-транзисторную логику (ТТЛ), (ТТЛШ),

· интегральную инжекционную логику (И2
Л),

· логику на МДП-транзисторах (МДП),

· МОП-транзисторная логика на комплементарных транзисторах (КМОП-логика).

В перечисленных группах логических элементов в качестве выходного каскада используется ключевая схема (инвертор).

Другая группа логических элементов основана на переключателях тока – эмиттерно-связанная логика (ЭСЛ-логика).

Транзисторно-транзисторная логика (ТТЛ)

Основой транзисторно-транзисторной логики является базовый элемент на основе многоэмиттерного транзистора Т1 (рис. 17), который легко реализуется в едином технологическом цикле с транзистором Т2. В ТТЛ-логике многоэмиттерный транзистор осуществляет в положительной логике операцию И
, а на транзисторе Т2 собран инвертор. Таким образом, по данной схеме реализован базис И–НЕ
.

Рис. 17. Базовый элемент ТТЛ

В случае подачи на все входы схемы высокого потенциала, все переходы эмиттер–база транзистора Т1 окажутся запертыми так как потенциал в точке Aпримерно равен входным сигналам. В то же время, переход база–коллектор будет открытым, поэтому по цепи Eп
– R1
– база Т1 – коллектор Т1 – база Т2 – эмиттер Т2 – корпус течет ток Iб нас
, который открывает транзистор Т2 и вводит его в насыщение. Потенциал на выходе схемы оказывается близким к нулю (на уровне ≈ 0,1 В). Сопротивление R1
подобрано таким, чтобы, за счет падения напряжения на нем от тока Iб нас
транзистора Т2, потенциал в точке A был бы ниже, чем потенциал входов, и эмиттеры Т1 оставались бы запертыми.

При подаче низкого потенциала логического нуля хотя бы на один из входов открывается этот переход эмиттер–база транзистора Т1, появляется значительный ток Iэ
и потенциал в точке A, равный , приближается к нулевому. Разность потенциалов между базой и эмиттером Т2 также становится равной нулю, ток Iб
транзистора Т2 прекращается, и он закрывается (переходит в режим отсечки). В результате выходное напряжение приобретает значение, равное напряжению питания (логической единицы).

Входные диоды Д1, … , ДN предназначены для демпфирования (отсечки) отрицательных колебаний, которые могут присутствовать во входных сигналах за счет паразитных элементов предыдущих каскадов.

Существенным недостатком рассмотренной схемы элемента И–НЕ
являются низкие нагрузочная способность и экономичность ее инвертора, поэтому в практических схемах используют более сложный инвертор.

В конце 70-х годов началось широкое применение серий элементов на транзисторах Шоттки с повышенным быстродействием за счет уменьшения задержки выключения ключей. По принципу действия базовый элемент ТТЛШ аналогичен ТТЛ-элементу.

Необходимо заметить, что схемам ТТЛ и ТТЛШ свойственен большой логический перепад напряжений, равный

.

Интегральная инжекционная логика (И2
Л)

Схемы И2
Л не имеют аналогов в дискретных транзисторных схемах, т. е. характерны именно для интегрального исполнения. Основой И2
Л элементов является инвертор (рис. 18), составленный из двух транзисторов.

Рис. 18. Базовый элемент инжекционной логики

Транзистор Т1 является транзистором n-p-n типа, а транзистор Т2 – p-n-p типа, причем одна из областей n‑типа является как базой транзистора Т1, называемого инжектором (отсюда и название логики), так и эмиттером транзистора Т2, а база транзистора Т2 является коллектором инжектора. Функционально транзистор Т1 выполняет роль нагрузочного резистора, а Т2 – полупроводникового ключа.

Выходной транзистор – многоколлекторный, что обеспечивает развязку выходов друг от друга. Если ключевой транзистор предыдущей схемы открыт, то через него замыкается на корпус ток Iк
транзистора Т1, заданный внешним источником тока, и не поступает в базу транзистора Т2, оставляя его закрытым.

Если же ключевой транзистор предыдущей схемы заперт, то ток Iк
потечет в базу Т2 и вызовет его открывание. Таким образом рассматриваемый базовый элемент реализует операцию НЕ
, принимая открытое состояние Т2 за нуль, а запертое – за единицу.

Соединив параллельно (рис. 19) два базовых элемента, можно получить реализацию базиса ИЛИ-НЕ
.

Рис. 19. Реализация схемы ИЛИ–НЕ
в логике И2
Л

В качестве источников тока питания Iип
служат генераторы токов на p-n-p транзисторах, включенных по схеме с общей базой. Из-за отсутствия в схеме резисторов и общих для обоих транзисторов областей p и n‑типа схема очень технологична и в интегральном исполнении позволяет достичь плотности упаковки в 50 раз выше, чем при ТТЛ технологии.

При напряжении питания 1,5 В значение высокого потенциала порядка 0,7 В, а низкого – 0,05 В. Так как транзистор Т1 представляет высокоомную нагрузку, потребляемая элементом мощность может быть снижена до чрезвычайно низкой величины (раз в 100 меньше, чем у ТТЛ-элементов). Поэтому элементы И2
Л нашли широкое применение в БИС (серии КР582, 584).

В сериях ИС невысокой степени интеграции логика И2
Л не эффективна из-за низкого логического перепада, равного 0,65 В, и поэтому, низкой помехоустойчивости. Кроме того, по быстродействию, вследствие глубокого насыщения транзисторов инвертора, И2
Л-элементы уступают ТТЛШ-элементам.

Логические элементы на МДП-транзисторах

В настоящее время в логических схемах используются МДП-транзисторы с диэлектриком SiO2
(МОП-транзисторы).

Анализ МОП-транзисторных логических элементов достаточно прост, т.к. из-за отсутствия входных токов их можно рассматривать отдельно от других элементов даже при работе в цепочке.

На рис. 20 показаны два варианта построения логических элементов на МОП-транзисторах с n‑каналами.

а б

Рис. 20. Логические элементы на МОП-транзисторах: а) – элемент ИЛИ-НЕ
, б) – элемент И-НЕ

Транзисторы Т3 выполняют роль нагрузки.

Логические уровни в обеих схемах не зависят от нагрузки и соответствуют выходным напряжениям открытого и закрытого ключа:

.

Соответственно, логический перепад составляет:

.

Напряжение питания Ec
МОП-логики выбирают в 3…4 раза больше порогового напряжения Uo
открывания транзисторов. Если Uo
= 1,5 … 3В, то получаемый логический перепад в 5 … 10В намного превышает значения, свойственные схемам И2
Л, ЭСЛ и даже ТТЛ (при напряжении питания 4 … 5В). Поэтому МОП-логика обладает повышенной помехоустойчивостью.

Более высоким быстродействием и низким энергопотреблением характеризуется логика на комплементарных транзисторах вследствие причин, рассмотренных ранее. По принципу действия и схемотехнике КМОП-логика очень близка МОП-логике.

Эмиттерно-связанная логика (ЭСЛ)

В основе схемы ЭСЛ лежит переключатель тока, в одно из плеч которого включено параллельно несколько транзисторов. Эти транзисторы равноправны – отпирание любого из них (или всех вместе) приводит к изменению логического состояния переключателя. Поэтому ЭСЛ-элементы выполняют логическую функцию ИЛИ-НЕ
.

Вследствие ненасыщенного режима работы транзисторов логический перепад в схеме не превышает 0,65В.

3.2 Параметры интегральныхлогических элементов

Независимо от принадлежности к той или иной серии, все логические элементы характеризуются определенным одним и тем же набором параметров, которые являются справочными данными. Значения же этих параметров обусловлены схемотехническим конструктивным и технологическим исполнением элементов.

Значения параметров, как правило, задаются с запасом и не исчерпывают физических возможностей микросхемы, однако превышать их не следует.

Оценивают микросхемы по следующим основным параметрам:

быстродействию, напряжению питания, потребляемой мощности, коэффициенту разветвления по выходу, коэффициенту объединения по входу, помехоустойчивости, энергии переключения, надежности, стойкости к климатическим и механическим воздействиям. Рассмотрим основные из них.

Уровни выходных напряжений

Техническими условиями для каждой серии логических элементов задаются наибольший и наименьший уровни выходных напряжений, соответствующих логическим единице и нулю при допустимых изменениях напряжения питания, нагрузки, температуры. Напряжение
U1
вых
min
соответствует минимальному уровню логической единицы на выходе (для ТТЛ U1
вых
min
= 2,4В), а напряжение U0
вых
max
– максимальному уровню логического нуля (для ТТЛ U0
вых
max
= 0,4В).

Статическая помехоустойчивость

Этот параметр определяет допустимое напряжение помех на входах микросхемы и оценивается для низкого и высокого уровней напряжения.

Статической помехоустойчивостью по низкому уровню считают разность

,

где U0
вых
max
– максимальное допустимое напряжение низкого уровня на выходе нагруженной микросхемы;

U0
вх
max
– максимальное допустимое напряжение низкого уровня на входе нагружающей микросхемы.

Помехоустойчивость по высокому уровню определяют так:

;

здесь U1
вых
min
– минимальное напряжение высокого уровня на выходе нагруженной микросхемы; U1
вх
min
– минимальное допустимое напряжение высокого уровня на нагружающем входе.

ТТЛ, например, логика еще будет нормально работать, если на ее входе напряжение логического нуля достигнет 0,8В, а напряжение логической единицы снизится до 2В. Таким образом, гарантированный запас помехоустойчивости в обоих состояниях составляет 0,4В. Реальный же запас помехоустойчивости гораздо больше и превышает 1В.

Коэффициент разветвления по выходу

Этот параметр
Кр

аз
(нагрузочная способность) определяет максимальное число входов элементов данной серии, которым можно нагружать выходы микросхемы без нарушения ее нормального функционирования.

Коэффициент объединения по входу

Коб
определяет число логических входов, которые имеет логический элемент.

Простейшие логические элементы выпускаются с 2, 3, 4 и 8 входами. Более сложные устройства содержат и другие входы: адресные, установочные, разрешающие, входы синхронизации и др.

Входные токи

Эти параметры определяют нагрузку, которую представляет рассматриваемая схема, на предшествующую схему или другой источник сигнала. Различают входные токи I0
вх
и I1
вх
при подаче логических нуля или единицы.

Средняя статическая потребляемая мощность

Определяется следующим образом:
,
где P0
пот
и P1
пот
– мощности, потребляемые интегральным логическим элементом в состоянии логического нуля и логической единицы.Это вытекает из того, что в сложных многоэлементных устройствах в среднем половина логических элементов находится в состоянии 1, а половина – в состоянии 0.

Быстродействие

Характеризуется максимальной частотой смены входных сигналов, при которой еще не нарушается нормальное функционирование устройства.

Инерционность полупроводниковых приборов и паразитные емкости служат причиной того, что каждое переключение сопровождается переходными процессами, отчего фронты импульсов растягиваются.

Для оценки временных свойств микросхем обычно пользуются задержкой распространения сигнала, которая представляет собой интервал времени между входным и выходным импульсами, измеренными на уровне 0,5. Задержки распространения сигнала при включении t1,0
зд.р.
и при выключении t0,1
зд.р.
не равны, поэтому пользуются усредненным параметром tзд.р. ср.
= 0,5(t1,0
зд.р.
+ t0,1
зд.р.
).

Для последовательностных устройств (триггеры, счетчики и др.) вводятся некоторые дополнительные временные параметры, обусловленные принципом действия: разрешающее время, длительность входного импульса и др.

В общем случае анализ физических, технологических и схемотехнических особенностей интегральных логических элементов показывает, что можно создать различные их варианты, но их особенностью будут либо относительно высокое (высокое) быстродействие при низкой экономичности, либо высокая экономичность при относительно низком (низком) быстродействии. Обобщенные характеристики известных типов интегральных логических элементов приведены в таблице 3.

Таблица 3

Тип логики	Pст. ср. , мВт	tзд.р. ср. , нс	Uпом , В	Kоб	Kраз
ТТЛ ТТЛШ	1 – 20	5 – 20 2 – 10	0,8 – 1 0,5 – 0,8	2 – 8	10 – 30 10 – 40
ЭСЛ	20 – 50	0,5 – 2	0,2 – 0,3	2 – 8	1 – 20
И2 Л	0,01 – 0,1	10 – 100	0,02 – 0,05	1	3 – 5
МОП КМОП	1 – 10 0,01 – 0,1	20 – 200 10 – 50	2 – 3 1 – 2	2 – 8	10 – 20

Как видно из таблицы, наиболее быстродействующими являются в настоящее время схемы ЭСЛ и ТТЛШ, наиболее экономичными – схемы И2
Л и КМОП.

4. МИКРОЭЛЕКТРОННЫЕ ФУНКЦИОНАЛЬНЫЕ ЦИФРОВЫЕ УЗЛЫ КОМБИНАЦИОННОГО ТИПА

Интегральные логические элементы являются основой для построения цифровых устройств, выполняющих более сложные операции и относящихся к классу комбинационных устройств.

Основные из них: дешифраторы и шифраторы; мультиплексоры и демультиплексоры; двоичные сумматоры; цифровые компараторы и мажоритарные элементы; преобразователи кодов и др.

СУММАТОРЫ

Сумматорами называются цифровые функциональные устройства, предназначенные для выполнения операции сложения чисел, представленных в различных кодах.

По характеру действия сумматоры подразделяются на комбинационные, не имеющие элементов памяти, и накапливающие – запоминающие результаты вычислений при снятии входных сигналов.

В дальнейшем будут рассматриваться только комбинационные сумматоры, на основе которых выполняется большинство суммирующих ИС.

Сумматор по модулю два.
Это устройство с двумя входами (а и b), на выходе у которого сигнал «1» появляется только в том случае, когда на входах действуют противоположные сигналы, т. е. «0» и «1». Сумматор не обладает памятью, а его таблица истинности и логическое уравнение имеют вид:

Название «по модулю два» этот сумматор получил потому, что yсоответствует значению младшего разряда при суммировании одноразрядных двоичных чисел A и B. Построим в базисе И–НЕ
схему сумматора по модулю два (рис. 21)

aб

Рис. 21. Реализация сумматора по модулю два:

а – принципиальная схема; б – функциональная схема

Полусумматор.
Обеспечивает операцию сложения двух одноразрядных двоичных чисел a и b. Так как при a= 1 и b= 1 получается перенос единицы в следующий разряд, полусумматор должен иметь два выхода: с одного снимается сигнал суммы по модулю два, а с другого – сигнал переноса. Таблица истинности полусумматора и его логические уравнения имеют вид:

P' = ab

Реализация полусумматора в базисе И–НЕ
представлена на рис. 22

а б

Рис. 22. Схема полусумматора:

а – реализация в базисе И–НЕ
; б – условное обозначение

Условное обозначение полусумматора на схемах – HS(halfsum– полусумма), а полного сумматора – SM.

Полный сумматор.
Это устройство для сложения трех одноразрядных двоичных чисел a, b, c, где c – сигнал переноса из предыдущего младшего разряда. Имеет два выхода S(сумма) и Р (перенос). Полный сумматор можно построить из двух полусумматоров (рис. 23), отсюда и название – полусумматор, используя следующие логические уравнения

Рис. 23. Полный сумматор

На основе полного сумматора можно построить суммирующие устройства параллельного или последовательного действия для сложения многоразрядных двоичных чисел.

В цифровой схемотехнике операцию вычитания обычно заменяют сложением уменьшаемого с вычитаемым, представленным в дополнительном коде, поэтому вычитатели могут быть выполнены на основе сумматоров.

Дешифраторы, шифраторы, преобразователи кодов

Дешифратор.
Комбинационное устройство, позволяющее преобразовать n-разрядный двоичный код в позиционный 2n
-разрядный код. Имеет nвходов и 2n
или меньше выходов. В зависимости от входного набора сигнал 1 появится только на одном определенном выходе, а на всех остальных выходах будут сигналы 0.

Таблица истинности полного дешифратора на три входа имеет вид (табл.4):

Логические функции выходов дешифратора:

По способу реализации дешифраторы могут быть линейные, прямоугольные и пирамидальные.

Более совершенными являются пирамидальные дешифраторы, относящиеся к многоступенчатым структурам и содержащие ряд логических элементов для выделения общих частей функций.

В ниже следующей таблице дана сравнительная оценка линейных, пирамидальных и прямоугольных дешифраторов по аппаратным затратам NЛЭ
в пересчете на 2-входные ЛЭ для m-разрядного входного кода (табл. 5).

Как видно из таблицы 5, преимущества многоступенчатых дешифраторов заметно нарастают с увеличением m. В специализированных ИС тем не менее предпочтение часто отдают более простым линейным (одноступенчатым) дешифраторам, обладающим к тому же повышенным быстродействием.

Шифратор.
Комбинационное устройство, преобразующее управляющий сигнал на одном из входов в соответствующий двоичный код.

Для шифратора на четыре входа и два выхода, например, логические уравнения в ДНФ, полученные из таблицы, будут следующими:

Наибольшее применение шифраторы находят в цифровых устройствах ввода информации с пультов управления для преобразования десятичных чисел в двоичный код. При нажатии на клавишу на один их входов шифратора подается логическая единица (на остальные – логические нули), на выходе формируется соответствующий двоичный код.

Условное обозначение дешифратора и шифратора приведено на рис. 24:

а б

Рис. 24. Условное обозначение:

а – дешифратор; б – шифратор

Преобразователи кодов.
Это устройства для автоматического изменения по заданному алгоритму соответствия между входным и выходным кодами без изменения их смыслового содержания.

По другому, преобразователь кода представляет собой устройство с mвходами и nвыходами, взаимно и однозначно преобразующее входные слова из некоторого алфавита {X1
, X2
, …, Xp
} и выходные слова другого алфавита {Y1
, Y2
, …, Yu
}.

Задача преобразования кодов возникает прежде всего в связи с необходимостью сведения цифровых устройств с разнообразными способами кодирования в единую систему.

Для преобразования параллельных двоичных кодов можно построить достаточно простые преобразователи на комбинационных логических схемах. Однако на практике это часто осуществляется алгоритмическим путем, используя запоминающие устройства.

Мультиплексоры, демультиплексоры

Демультиплексоры (распределители).
Устройства, передающие сигнал, поступивший на его вход x, на один из Sвыходов в зависимости от управляющего сигнала (УС), заданного двоичным кодом.

Структура демультиплексора имеет вид (рис. 25):

Рис.25. Структура демультиплексора

Демультиплексоры по своей логике работы близки к дешифраторам. Если на вход xподать логическую единицу, то показанный на рис. 25 демультиплексор превращается в дешифратор. Поэтому некоторые промышленно выпускаемые дешифраторы могут выполнять функции демультиплексоров.

Мультиплексор.
Устройство для коммутации информации, поступающей по нескольким входным каналам, на один выходной канал в зависимости от управляющего сигнала, заданного двоичным кодом.

Рис. 26. Условное обозначение мультиплексора

Если мультиплексор имеет n-разрядный управляющий сигнал, то количество коммутируемых входов – 2n
(рис. 26).

Цифровые компараторы

Компаратором называется устройство сравнения кодов чисел. В общем случае компаратор параллельных кодов двух m-разрядных двоичных чисел представляет собой комбинационную схему с 2mвходами и тремя выходами («равно», «больше», «меньше»). При поступлении на входы кодов двух сравниваемых чисел сигнал логической единицы появляется только на одном из выходов. В некоторых случаях компаратор может иметь менее трех выходов.

Одноразрядный компаратор имеет два входа на которые одновременно поступают одноразрядные двоичные числа x1
и x2
, и три выхода (=, >, <).

Из таблицы истинности логические уравнения компаратора при сравнении x1
с x2
получаются в виде

Реализация такого компаратора в базисе И–НЕ
приводит к следующей схеме (рис. 27):

Многоразрядные компараторы обычно выполняют на базе одноразрядных. При этом используется принцип последовательного сравнения разрядов многоразрядных чисел, начиная с их старших разрядов, так как уже на этом этапе, если x1
m
¹ x2
m
, задача может быть решена однозначно, и сравнение следующих за старшими разрядов не потребуется.

Рис. 27. Одноразрядный компаратор двоичных чисел

5.
интегральные ТРИГГЕРЫ

Триггером называется устройство, имеющее два устойчивых состояния и способное под действием управляющих сигналов скачкообразно переходить из одного состояния в другое.

Можно выделить две основные области их применения: формирование импульсов и работу в качестве элементарных автоматов цифровых устройств.

Как формирователи, триггеры позволяют получать стандартные по амплитуде прямоугольные импульсы с малой длительностью фронта и среза, практически не зависящей от скорости изменения управляющего сигнала. В роли цифровых автоматов с двумя внутренними состояниями различные типы триггеров выполняют функции ячеек памяти, каскадов задержки, пересеченных ячеек и т. д.

Триггер, как элементарный конечный автомат, характеризуется следующими свойствами:

·число внутренних состояний – два (единица и нуль), что соответствует одной внутренней переменной, обозначаемой для триггеров буквой Q;

·число выходных переменных y – одно, значение переменной y совпадает со значением Q;

·число входных переменных xзависит от типа триггера.

Наряду с выходом Q, называемым прямым, триггер имеет и инверсный выход . Состояние триггера определяется значением его прямого выхода.

Все известные на сегодняшний день триггеры по функциональному признаку можно разделить на четыре основных типа:

·RS-триггеры – триггеры с двумя установочными входами;

·D-триггеры – триггеры задержки с одним входом;

·Т-триггеры с одним счетным входом;

·универсальные триггеры с несколькими входами.

Как и любые цифровые автоматы, триггеры могут быть асинхронными и синхронными.

Различают также триггеры со статическими и динамическими входами. Входы, управляемые потенциальными (уровнями напряжений), называются статическими (включая и сигнал синхронизации).

Причем, если триггер переключается сигналами логической единицы, то его называют триггером с прямым управлением, в противном случае – триггером с инверсным управлением.

Входы же управляемые перепадами потенциалов называют динамическими.

5.1
RS
-триггер

Асинхронный
RS
-триггер

В простейшем исполнении триггер это симметричная структура из двух логических элементов ИЛИ–НЕ
либо И–НЕ
, охваченных перекрестной положительной обратной связью. Схема триггера на элементах ИЛИ–НЕ
и его условное обозначение приведены на рис. 28.

Рис. 28. Асинхронный RS
-триггер на элементах ИЛИ–НЕ
:а
– логическая структура; б
– условное обозначение

Этот триггер (бистабильная ячейка) обладает двумя устойчивыми состояниями, которые обеспечиваются за счет связи выхода каждого элемента с одним из входов другого. Свободные входы служат для управления и называются информацион-ными или логическими. Одному из выходов присвоено наименование прямого, его обозначают буквой Q, а другому – наименование инверсного и обозначают .

Вход, по которому триггер устанавливается в единичное состояние (Q= 1, = 0), называют входом S(от английского Set – установка), а в нулевое (Q = 0, = 1) – входом R (reset – возврат).

Работа триггера характеризуется таблицей переходов состояний (табл. 6), из которой следует, что на двух наборах переменных его состояние не определено. Карта Карно для нахождения логической функции переходов RS-триггера приведена на рис. 29.

Таблица 6

Такт tn			Такт tn+1
Rn	Sn	Qn	Qn+1
0 0 1 1 0 0 1 1	0 1 0 1 0 1 0 1	0 0 0 0 1 1 1 1	0 1 0 – 1 1 0 –

Доопределив ее единицами на запрещенных наборах и применив правила минимизации получим

.

Возможны следующие состояния триггера, в зависимости от комбинации входных сигналов:

·Rn
, Rn
= 0, сигнал на выходе может быть Qn+1
= 1 или Qn+1
= 0, что соответствует нейтральному состоянию (режим хранения информации);

·Sn
= 1, Rn
= 0, Qn+1
= 1 – установка триггера в единичное состояние;

·Sn
= 0, Rn
= 1, Qn+1
= 0 – установка в нулевое состояние;

·Sn
= 1, Rn
= 1 – состояние не определено. Если затем входная комбинация станет Sn
= 0, Rn
= 0, то триггер с равной вероятностью может установиться или в нулевое, или в единичное состояние, поэтому входная комбинация Sn
= 1, Rn
= 1 недопустима.

Минимизированная таблица состояний RS-триггера и его временная диаграмма имеют вид (рис. 30):

При синтезе устройств на триггерах возникает задача определения требуемых входных комбинаций для перехода триггера из одного (заданного) состояния Qn
в другое (требуемое) Qn+1
.

Эту задачу удобно решать с помощью таблицы, называемой матрицей переходов.

Рассмотрим функцию переходов для всех возможных изменений выхода триггера Qn
® Qn+1
:

0 ® 0; 0 ® 1; 1 ® 0; 1 ® 1.

С учетом этого, получим систему уравнений

.

Результаты анализа этих уравнений позволяют составить матрицу переходов RS-триггера (табл. 7), показывающую сочетания входных сигналов, которые обеспечивают требуемое состояние триггера при его переходе из такта nв такт (n+ 1). Если RS-триггер выполнить на элементах И–НЕ
, то получим схему, приведенную на рис. 31.

Такой вариант триггера называют -триггером или RS-триггером с инверсным управлением.

Синхронный
RS
-триггер
. Известно, что из-за задержек переключения логических элементов могут возникнуть ложные состояния. Устранить это помогает временное стробирование. Временное стробирование обеспечивается синхронизирующими (тактовыми) импульсами, поэтому синхронный RS-триггер кроме информационных входов Rи Sимеется вход C, на который подается синхронизирующий сигнал (рис. 32).

Такой триггер функционирует как RS-триггер только при условии наличия синхронизирующих импульсов. В противном случае, т.е. при отсутствии синхронизирующих импульсов, состояние его сохраняется неизменным Qn+1
= Qn
, какие бы сигналы ни подавались на информационные входы, причем возможна подача сочетания R=S=1 (или R=S=0 для триггера с инверсными входами).

Рис.32. Синхронный RS-триггер с прямыми статическими входами на элементах И-НЕ
и его условное обозначение

Специфика синхронных триггеров со статическим управлением по входу синхронизации такова, что в течение времени действия тактового импульса смена сигналов на информационных входах вызывает новые срабатывания. Следовательно, синхронные триггеры со статическим управлением при активном состоянии тактового входа ведут себя подобно асинхронным. Во многих случаях это свойство является недостатком, так как может оказаться причиной сбоев в цифровых устройствах.

От этого свободны триггеры с динамическим и двух ступенчатым управлением. Триггеры с динамическим управлением в зависимости от схемы исполнения реагируют на перепад напряжения от нуля к единице, либо от единицы к нулю. Таким образом, сигналы, поступающие на динамический вход, воспринимаются только в те моменты времени, когда их состояние изменяется определенным образом.

На рис. 33. приведено условное обозначение синхронных RS-триггеров с динамическими входами синхронизации.

Двухступенчатые триггеры содержат первую ступень для промежуточной записи входной информации и вторую – для последующего запоминания и хранения. У двухступенчатых триггеров формирование нового состояния происходит за два такта, поэтому их иногда называют двухтактными.

Функциональные свойства всей триггерной системы определяются первой ступенью, вторая ступень обычно представляет собой синхронный RS-триггер со статическим управлением.

5.2
D
-триггер

Функциональная особенность триггеров этого типа состоит в том, что сигнал на выходе Qв такте (n+1) равен значению сигнала на входе Dв предыдущем такте n. Другими словами, D-триггер задерживает на один такт информацию, существовавшую на входе D. Триггер принял свое название от первой буквы английского слова delay– задержка. Логическое уравнение D-триггера имеет вид:

.

Асинхронный D-триггер не применяется, так как его выход просто повторяет входной сигнал после окончания переходного процесса, поэтому все реальные D-триггеры тактируемые и функционируют в соответствии с табл. 8. Смена состояний триггера происходит под действием тактового импульса (С=1), т. е. хранение информации в D-триггере обеспечивается цепями синхронизации. Управление по тактовому входу может быть статическим, динамическим, а также двухступенчатым.

Матрица переходов D-триггера приведена в (табл. 9)

Структурная логическая схема простейшего D-триггера со статическими входами и его условное обозначение представлены на рис.34.

а б

Рис.34. Пример D-триггера со статическим управлением уровнем С = 1 – а и его обозначение – б

5.3.
T
-триггер

Триггер Т -типа, или счетный триггер, имеет один информационный Т-вход. Смена его состояний происходит всякий раз, когда входной сигнал меняет свое значение в определенном направлении. В зависимости от того, какой перепад напряжения используется для управления (от нуля к единице или от единицы к нулю), различают Т-триггеры с прямым или инверсным динамическим управлением (-триггер).

По способу ввода входной информации Т-триггеры могут быть асинхронными и синхронными.

Управление Т-триггера имеет вид

.

Порядок смены состояний Т и -триггеров приведен в табл. 10, а их временная диаграмма работы на рис. 35.

Особенностью Т-триггера явля-ется в два раза меньшая часто-та выходных сигналов по срав-нению с частотой сигналов на входе. Это позволяет использо-вать его в качестве делителя частоты последовательности импульсов на два, а также при создании двоичных счетчиков.

а б

Рис. 35. Таблица состояний Т-триггеров и временные диаграммы их работы: а – Т-триггера; б – -триггера

Счетные триггеры как самостоятельные микроэлектронные изделия не выпускаются промышленно, так как их легко получить из других типов триггеров, например из D-триггеров (рис. 36).

Счетные триггеры со стати-ческим управлением во время действия входного импульса проявляют склонность к генера-ции, и практической реализации не нашли.

5.4
JK
-триггер

Функциональная особенность JK-триггеров состоит в том, что при всех входных комбинациях, кроме одной , они действуют подобно RS-триггеру, причем вход Jиграет роль входа S, а K-вход соответствует R-входу. При входной комбинации в каждом такте выходной сигнал меняет свое значение на противоположное. JK-триггеры не имеют неопределенных состояний. Таблица переходов состояний триггера имеет вид (табл. 11)

Используя карту Карно (рис. 37) найдем минимальную форму уравнения триггера.

.

Для составления матрицы переходов JK-триггера подставим в полученное уравнение все возможные сочетания состояний триггера

000=, при любом Kи J=0,

011=, при любом Kи J=1.

100=, при любом Jи K=1,

111=, при любом Jи K=0.

Откуда следует матрица переходов (табл. 12), которую используют при синтезе цифровых устройств на JK-триггерах. В схемном отношении JK-триггер отличается от триггеров RS-типа наличием обратных связей. Логическая структура простейшего JK-триггера показана на рис. 38.

Элементы временной задержки в данной схеме играют роль стабилизаторов состояний триггера, и непосредственно на его функциональные свойства не влияют.

В интегральной схемотехнике применяются только синхронные JK-триггеры в силу жестких требований к длительности входных сигналов для асинхронного варианта.

Рис. 38. Логическая структура JK-триггера

JK-триггеры относятся к универсальным устройствам. Их универсальность имеет двойственный характер. Во-первых, эти триггеры с равным успехом могут быть использованы в счетчиках, регистрах, делителях частоты и других электронных узлах, во-вторых, путем определенного соединения выводов они легко обращаются в триггеры других типов.

Если, например, принять J=Dи K=, то уравнение JK-триггера примет вид:

,

что соответствует логическому уравнению D-триггера.

Для получения T-триггера достаточно объединить вход Jи Kи подавать на них входные импульсы. Это будет вариант синхронного T-триггера. В асинхронном варианте T-триггера на входы Jи Kподают сигнал логической единицы, а входные импульсы поступают на вход синхронизации (рис.39).

а б в

Рис. 39. Использование JK-триггера в качестве: а – D-триггера; б – асинхронного T-триггера; в – синхронного T-триггера

Рассмотренные JK-триггеры являются одноступенчатыми.

Однако более устойчивыми в работе являются двухступенчатые триггеры, поскольку обе ступени тактируются поочередно, что предупреждает паразитную генерацию в схеме.

6. Цифровые ФУНКЦИОНАЛЬНЫЕ УЗЛЫ ПОСЛЕДОВАТЕЛЬНОСТНОГО ТИПА

6.1 Интегральные счетчики

Счетчиком называется устройство, предназначенное для подсчета числа входных сигналов и хранения в определенном двоичном коде этого числа.

Счетчики – это цифровые автоматы, внутренние состояния которых определяются только количеством сигналов “1”, пришедших на вход. Сигналы “0” не изменяют их внутренние состояния.

Триггер Т-типа является простейшим счетчиком, который считает до двух. Счетчик, образованный цепочкой из m триггеров, сможет подсчитывать в двоичном коде 2m
входных импульсов. Каждый из триггеров в этой цепочке называют разрядом счетчика.

Основная характеристика счетчика – модуль счета, или емкость счетчика Kсч.
. Это количество поступивших входных сигналов, которое возвращает счетчик в исходное состояние.

Количество триггеров, необходимое для реализации счетчика, равно m = log2
Kсч.
, где m – ближайшее большее целое число.

Классификация счетчиков

Цифровые счетчики классифицируются следующим образом:

·по модулю счета: двоичные, двоично-десятичные или с другим основанием счета, недвоичные с постоянным модулем счета, с переменным модулем счета;

·по направлению счета: суммирующие, вычитающие, реверсивные;

·по способу организации внутренних связей: с последовательным переносом, с параллельным переносом, с комбинированным переносом, кольцевые.

Классификационные признаки независимы и могут встречаться в различных сочетаниях: например, суммирующие счетчики бывают как с последовательным, так и с параллельным переносом и могут иметь двоичный, десятичный и иной модуль счета.

В суммирующем счетчике каждый входной импульс увеличивает число, записанное в счетчик, на единицу (для счетчиков с естественным порядком счета) и на единицу и более для счетчиков с произвольным порядком счета.

Вычитающий счетчик действует обратным образом: двоично

е число, хранящееся в счетчике, с каждым поступающим импульсом уменьшается. Переполнение счетчика наступает при поступлении на его вход количества импульсов большего Kсч.
.

Реверсивный счетчик может работать в качестве суммирующего и вычитающего. Эти счетчики имеют дополнительные входы для задания направления счета.

Счетчики могут быть как асинхронными, так и синхронными.

Последовательные счетчики

Рассмотрим работу суммирующего двоичного счетчика (K сч.
= 2m
) с естественным порядком счета и с K сч.
= 8. Для его построения необходимо m = log2
8 = 3 триггера, что соответствует трем разрядам двоичного числа.

Таблица состояний такого счетчика имеет вид (табл. 13), причем входной сигнал xn
обозначим через 1, Q3
n
– старший разряд, Q1
n
– младший разряд.

Таблица 13

xn	Q3 n	Q2 n	Q1 n	Q3 n+1	Q2 n+1	Q1 n+1
1 1 1 1 1 1 1 1	0 0 0 0 1 1 1 1	0 0 1 1 0 0 1 1	0 1 0 1 0 1 0 1	0 0 0 1 1 1 1 0	0 1 1 0 0 1 1 0	1 0 1 0 1 0 1 0

Из анализа таблицы видно:

·триггер младшего разряда Q1
переключается от каждого входного сигнала;

·второй разряд Q2
переключается через два входных сигнала;

·третий разряд Q3
переключается через четыре входных сигнала.

Таким образом, частота переключения каждого следующего триггера уменьшается вдвое. Следовательно, счетчик можно построить как цепочку последовательно включенных счетных триггеров.

Построим такой счетчик на JK-триггерах, работающих в счетном режиме (рис. 40).

А

б

Рис. 40. Последовательный суммирующий счетчик на JK-триггерах – а; временная диаграмма его работы – б

Данный счетчик может работать как вычитающий. Для этого необходимо сигналы на входы последующих разрядов подавать с инверсных выходов триггеров предыдущих разрядов.

Так как полученный счетчик – асинхронный, то каждый его триггер срабатывает с задержкой относительно входного сигнала. Поэтому по мере продвижения сигнала от младшего разряда к старшему эта задержка суммируется и может произойти искажение информации, в виде несоответствие числа уже поступивших в счетчик импульсов и кода на его выходах. В общем случае суммарная задержка пропорциональна числу триггеров, что снижает быстродействие счетчика.

Счетчики с параллельным переносом

Для повышения быстродействия счетчики выполняются синхронными с параллельным переносом (или параллельными).

Их особенность заключается в том, что выходы всех предшествующих разрядов соединяются с входами триггера последующего разряда, поэтому длительность переходного процесса определяется только длительностью переходного процесса одного разряда и не зависит от количества триггеров.

Отсюда следует, что параллельные счетчики – синхронные.

Структура параллельного счетчика не столь очевидна, как структура последовательного счетчика, и для ее выявления необходима определенная процедура синтеза.

В качестве примера синтезируем двоичный параллельный счетчик с K сч.
= 8.

Суммирующий счетчик.
Процедура синтеза включает следующие операции:

1. Определяется необходимое количество разрядов m. В данном случае m = log2
8 = 3.

2. Строится таблица состояний счетчика. Для рассматриваемого примера возьмем таблицу 13.

3. Составляются карты Карно для функций переходов триггеров каждого разряда. Карта переходов строится по таблице состояний и отображает переход триггера Qi
n
→ Qi
n+1
в каждом такте в зависимости от состояний остальных триггеров в такте n (рис. 41).

Например, первой строке табл. 13 соответствует левая верхняя клетка карт переходов. Так как при поступлении первой единицы в счетчик Q1
должен перейти из нулевого состояния в единичное, а Q2
и Q3
должны сохранить состояние нуля, в указанную клетку карты переходов для Q1
следует поставить 01, а в картах для Q2
и Q3
поставить 00 и т.д.

4. Выбирается тип триггера, например, JK-триггер, для построения счетчика. Используя матрицу переходов JK-триггера, для каждого входа триггера составляются карты Карно, в клетках которых проставляются сигналы, необходимые для обеспечения переходов триггеров, указанных в одноименных клетках карт функций переходов (рис. 42).

5.

Например, для переходов 01 JK-триггера согласно его матрице переходов необходимо подать сигнал J = 1, а сигнал на входе K может быть любым (* – звездочка), поэтому в верхнюю левую клетку карты Карно для J1
проставляют единицу, а для K1
– звездочку и т.д.

5. Проводится минимизация логических функций входов в картах Карно с целью получения их аналитических представлений, показывающих связи между входами и выходами всех триггеров, составляющих счетчик.

В процессе минимизации производится доопределения функций там, где это целесообразно, единицами в клетках со звездочками.

В результате получены следующие функции входов триггеров счетчика:

6. Строится электрическая схема счетчика, реализуя функции входов (рис. 43).

Рис. 43. Параллельный суммирующий двоичный счетчик с K сч.
= 8

В качестве триггеров выбраны универсальные JK-триггеры (микросхема К155ТВ1), особенностью которых является наличие логики типа ЗИ
на входах J и K и дополнительных R S входов с инверсным асинхронным управлением.

Вычитающий счетчик.
Синтез вычитающего счетчика, работающего в соответствии с таблицей переходов обратной таблице 13, включает все рассмотренные выше процедуры и дает следующие функции входов:

J1
= K1
=1

J2
= K2
=

J3
= K3
= .

Таким образом, вычитающий счетчик отличается от суммирующего тем, что сигналы на входы J и K последующих триггеров необходимо подавать с инверсных выходов триггеров предшествующих разрядов. Так как исходное состояние вычитающего счетчика – единицы во всех разрядах, то организуется общая шина установки по -входам.

Реверсивный счетчик.
Такой счетчик должен, в зависимости от сигналов управления, обеспечивать или режим суммирования, или режим вычитания входных сигналов.

Из сравнения функций входов, полученных ранее для суммирующего и вычитающего параллельных счетчиков с K сч.
= 8, следует, что сами функции имеют один и тот же вид, только в случае вычитающего счетчика берутся инверсные значения переменных. Следовательно, реверсивный счетчик должен содержать схему управления, обеспечивающую подключение либо прямых, либо инверсных выходов ко входам последующих разрядов, в зависимости от сигналов управления направлением счета T.

Функция входов для реверсивного счетчика будет иметь вид:

K1
= J1
= 1,

J2
= K2
= TQ1
,

J3
= K3
= TQ1
Q2
,

а его схема представлена на рис. 44.

Рис. 44. Реверсивный двоичный параллельный счетчик с K сч.
= 8

Счетчик работает в режиме суммирования при T = 1 и в режиме вычитания при T = 0.

Недвоичные счетчики.
Счетчик, имеющий K сч.
¹ 2m
, называется недвоичным. Состояния (2m
– K сч.
) являются избыточными и исключаются внутри счетчика с помощью обратных связей. Задача синтеза таких счетчиков сводится к определению вида необходимых обратных связей и минимизации их числа.

Рассмотрим пример синтеза суммирующего счетчика с K сч.
= 3.

1. Определяем необходимое количество триггеров:

.

Округляем m до двух.

2. Находим число избыточных состояний:

22
– 3 = 1

3. Из числа возможных состояний счетчика исключим, например, состояние

Q1
= Q2
= 1

4. Строим таблицу переходов счетчика:

5. Составляем карты переходов триггеров счетчика, проставляя в клетках, соответствующим исключенным наборам, прочерк:

6. Выбираем тип триггеров (D-триггер). Используя матрицу переходов D-триггера и построенные карты переходов триггеров счетчика, строим карты функций входов триггеров:

Находим функции входов триггеров счетчика:

7. Строим схему счетчика (рис. 45):

Рис. 45. Параллельный недвоичный счетчик с K сч.
= 3 на D-триггерах

Как видно из схемы, исключение из состояний счетчика двоичного числа 11 достигается подачей сигналов с инверсных выходов первого и второго разрядов на вход первого разряда.

При использовании в счетчике триггеров JK-типа функции входов имеют вид:

J1
=, J2
= Q1
, K1
= K2
= 1,

а его схема приведена на рис. 46:

Рис. 46. Параллельный недвоичный счетчик с K сч.
= 3 на JK-триггерах

Двоично-десятичные счетчики.
Двоично-десятичные счетчики имеют K сч.
= 10. Их синтезируют на основе четырехразрядного счетчика, исключая N = 2m
– K сч.
= 24
– 10 = 6 избыточных состояний. Так как исключить можно любые 6 из 16 состояний, то общее число возможных схем построения таких счетчиков достигает приблизительно 76 × 106
.

В разных вариантах схем одному и тому же десятичному числу могут соответствовать различные кодовые комбинации, т. е. различные варианты счетчиков работают в различных двоично-десятичных кодах.

Особую форму составляют двоично-десятичные счетчики, работающие в самодополняющихся кодах, особенностью которых является соответствие обратных двоичных чисел обратным десятичным числам. Целесообразность такого соответствия очевидна, так как в ЭВМ операции вычитания заменяются операцией сложения кода уменьшаемого с обратным кодом вычитаемого. Примером такого самодополняющегося кода может быть следующий код:

Последовательность синтеза двоично-десятичных счетчиков не отличается от синтеза недвоичных счетчиков.

6.2 Цифровые регистры

Цифровыми регистрами называют устройства, предназначенные для хранения и преобразования многоразрядных двоичных чисел. Запоминающими элементами регистра являются триггеры, число которых равно разрядности хранимых чисел. Кроме триггеров регистры содержат также комбинационные схемы, предназначенные для ввода и вывода хранимых чисел, преобразования их кодов, сдвига кодов на то или иное число разрядов. Информация в регистрах хранится, как правило, в течение некоторого количества тактов

Различают параллельные регистры (регистры памяти), последовательные регистры (регистры сдвига), параллельно-последовательные регистры (например, ввод в параллельном коде, вывод – в последовательном и наоборот).

В регистрах памяти число вводится (выводится) за один такт, а в регистрах сдвига – за n тактов, где n – разрядность чисел.

По способу ввода-вывода регистры подразделяются на однофазные и парафазные. В однофазных ввод (и вывод) производится только в прямом или только в обратном коде, в парафазных возможен ввод и вывод как в прямом, так и в обратном кодах.

В параллельных регистрах можно производить поразрядные логические операции с хранимым числом и вновь вводимым. Вид логических операций зависит от типа триггеров, составляющих регистр, и комбинации сигналов управления.

Регистры сдвига применяются для преобразования последовательного кода в параллельный (и обратно), для умножения и деления многоразрядных чисел и т. д.

Параллельные регистры

Структурная схема регистра этого типа представлена на рис. 47.

Рис. 47. Структура параллельного регистра

Изменение хранящейся информации (ввод новой информации) происходит после соответствующего изменения сигналов на входах A при поступлении определенного уровня (С = 0 или С = 1) или фронта синхросигналов. В качестве разрядов регистра памяти используются синхронизируемые D-триггеры, если информация поступает в виде однофазных сигналов, или RS-триггеры, если информация поступает в виде парафазных сигналов (рис. 48)

а б

Рис. 48. Регистры памяти: а – однофазный; б – парафазный

Предварительная очистка регистра производится с помощью асинхронных входов Rа
установки триггеров в нулевое состояние.

Последовательные регистры

В регистре с последовательным вводом производится последовательный сдвиг поступающей на вход информации на один разряд вправо в каждом такте синхросигналов (рис. 49)

Рис. 49. Структурная схема сдвигового регистра

После поступления m синхроимпульсов весь регистр оказывается заполненным разрядами числа А, и первый разряд числа (A0
) появляется на выходе Q0
регистра. В течение последующих m синхроимпульсов производится последовательный поразрядный вывод из регистра записанного числа, после чего регистр оказывается полностью очищенным.

При синтезе последовательного регистра достаточно рассмотреть процесс передачи информации между (Pm
– i)-м триггером и либо (Pm
– i + 1)-м (при сдвиге вправо), либо (Pm
– i – 1)-м триггером (при сдвиге влево).

Синтез достаточно просто осуществляется с применением методики, рассмотренной при синтезе параллельных счетчиков.

Сдвиговые регистры обычно реализуются на синхронных D-триггерах (рис. 50).

Рис. 50. Сдвиговый регистр на D-триггерах со сдвигом вправо

Ввод информации в таком регистре осуществляется только в прямом коде, подаваемом на вход D, и связь между регистрами будет только с прямых выходов предыдущих триггеров на D-входы последующих. Выход может быть как однофазным (с Q0
), так и парафазным (с Q0
и ).

При построении последовательных регистров со сдвигом влево необходимо произвести переключение входов триггеров таким образом, чтобы состояние (Pm
– i)-го триггера изменялось в соответствии с состоянием (Pm
– i – 1)-го триггера.

Для построения реверсивного сдвигового регистра необходимо между его триггерами включать устройства управления направлением сдвига. Эти устройства в зависимости от единичного сигнала, поступившего либо по шине Tс. прав.
, либо по шине Tс. лев.
, должны подключать входы каждого триггера регистра к выходам предыдущего или к выходам последующего триггеров (рис. 51).

Рис. 51. Реверсивный сдвиговый регистр

При построении сдвиговых регистров обязательным является применение триггеров, синхронизируемых фронтом. В противном случае за время действия одного синхросигнала информация в регистре продвигается более чем на один разряд, т. е. нормальное функционирование регистра – сдвиг на один разряд за один такт – нарушается.

Функциональные возможности сдвигового регистра можно расширить, если его дополнить входами параллельной загрузки и выходами всех разрядов регистра для параллельной выдачи информации.

6.3 Генераторы числовых последовательностей

Последовательностные устройства этого типа называют также распределителями сигналов, так как последовательность двоичных чисел на их выходах используется для управления работой других цифровых узлов. Число состояний генератора называется длиной последовательности чисел Ln
, которая равна количеству тактов, после которого последовательность чисел на выходе генератора повторяется.

По своей структуре генераторы чисел близки либо к счетчикам, либо к регистрам.

Генераторы на основе счетчиков.
Любой счетчик можно считать генератором последовательности чисел, имеющей Ln
= Kсч.
Как правило, требуемое число разрядов генератора равно числу двоичных разрядов m в генерируемых числах. Если m > log2
Ln
, то для уменьшения числа используемых триггеров структура генераторов изменяется. В этом случае генератор целесообразнее строить в виде счетчика с модулем счета Kс
= Ln
и подключенной к его выходам комбинационной схемой (КС), синтезирующей требуемые значения двоичных чисел последовательности.

В качестве примера рассмотрим генератор чисел 3 – 2 – 12 – 4. Так как Ln
= 4, то за основу генератора можно взять двухразрядный счетчик с Kсч.
= 4, который генерирует числа 0 – 1 – 2 – 3. Подключив к выходам счетчика КС, выполняющую преобразование кодов в соответствии с табл. 14, получим структуру генератора, образующего заданную последовательность чисел (рис. 52).

Рис. 52. Генератор числовой последовательности на основе счетчика с выходной комбинационной схемой

Временная диаграмма работы такого генератора приведена на рис. 53

Рис. 53. Временная диаграмма работы генератора

Проектирование такого генератора по обычной методике проектирования недвоичных счетчиков потребовало бы в два раза больше счетчиков и дополнительной логики.

Генераторы на основе сдвиговых регистров.
В генераторах такого типа каждое последующее число последовательности образуется путем сдвига предыдущего числа на один разряд вправо и введением в освободившийся первый разряд нуля или единицы. Такие последовательности называются циклическими.

Основой генератора является сдвиговый регистр с входной комбинационной схемой, вырабатывающий управляющий сигнал z0
для установки первого разряда. Если имеется m-разрядный сдвиговый регистр, то с его помощью можно получить последовательности длиной Ln
£ 2m
.

Построив граф состояний (рис. 54), например, трехразрядного регистра со сдвигом вправо, показывающий все возможные переходы при вводе в первый разряд нуля или единицы, можно увидеть, что число реализуемых последовательностей чисел будет весьма значительно.

Рис. 54. Возможные графы переходов трехразрядного регистра

В кружках графа указаны состояния выходов регистра, строками обозначены возможные переходы состояний регистра при изменении младшего разряда. Если очередной переход не изменяет состояния регистра, то стрелка замыкается на исходном состоянии.

Синтез структуры генераторов последовательностей на сдвиговых регистрах, в первую очередь, состоит в нахождении вида функции z0
.

Рассмотрим это на примере синтеза генератора последовательности

0 – 1 – 3 – 7 – 6 – 5 – 2 – 4.

1. Составляется таблица переходов состояний разрядов регистра (табл. 15).

Таблица 15

Номер состояния	Q2 n	Q1 n	Q0 n	Q2 n+1	Q1 n+1	Q0 n+1
0	0	0	0	0	0	1
1	0	0	1	0	1	1
3	0	1	1	1	1	1
7	1	1	1	1	1	0
6	1	1	0	1	0	1
5	1	0	1	0	1	0
2	0	1	0	1	0	0
4	1	0	0	0	0	0

2. Составляются карты Карно для переходов триггера первого разряда и его функции входов z0
. Обычно, в сдвиговых регистрах используются D-триггеры, поэтому z0
= D0
(рис. 55)

Рис. 55. Карты Карно для триггера первого разряда

3. Находится значение функции D0
:

.

4. Составление логической схемы генератора выполняется построением управляющей комбинационной схемы, реализующей функцию входов D0
, и ее подключением ко входу первого разряда сдвигового регистра (рис. 56)

Рис. 56. Логическая схема генератора последовательности на основе регистра

Синтезировав комбинационную схему с перестраиваемой структурой, можно получить ряд различных последовательностей от одного устройства.

Генераторы на основе регистров образуют только циклические последовательности чисел. Для реализации любых нециклических последовательностей требуется использование дополнительных комбинационных преобразователей кодов, включаемых на выходе генератора.

Порядок появления чисел в последовательности можно считать случайным, а повторение чисел происходит через 2m
– 1 тактов, поэтому такие схемы называются генераторами псевдослучайных последовательностей. При увеличении m длина псевдослучайных последовательностей быстро возрастает, поэтому генераторы, имеющие m > 10, широко используются в цифровой аппаратуре для формирования множества тестовых сигналов, необходимых для контроля и диагностики неисправностей.

7. ПОЛУПРОВОДНИКОВЫЕ ЗАПОМИНАЮЩИЕ УСТРОЙСТВА

В цифровых системах используются внешние и внутренние запоминающие устройства (ЗУ). Внешние ЗУ до сих пор реализуют на магнитных лентах, магнитных и оптических дисках. Внутренние ЗУ в основном – полупроводниковые – предназначены для хранения промежуточных данных и программ обработки данных. Внутренние ЗУ делятся на оперативные ЗУ и постоянные ЗУ.

Оперативные запоминающие устройства (ОЗУ) характеризуются возможностью быстрого ввода/вывода (записи/считывания) информации в виде двоичных чисел в свою любую отдельную ячейку. Поэтому синонимом ОЗУ является память с произвольной выборкой (RAM–Random Access Memory).

Постоянные запоминающие устройства (ПЗУ) в отличие от ОЗУ используются в основном для считывания записанной в них информации. Запись же осуществляется либо «раз и навсегда», либо относительно редко. Этот класс ЗУ в зарубежной литературе называют ROM (Read–Only Memory – память только для считывания).

Существует также значительное количество ПЗУ с возможностью многократной записи в них информации – репрограммируемые ПЗУ.

7.1 Структура микросхем памяти

Полупроводниковые ОЗУ, ПЗУ состоят из двух основных частей: накопителя и схемы управления, или периферии. Накопитель – это основная часть ПЗУ, где хранятся данные (двоичные коды). Периферия предназначена для ввода и вывода этих данных. В нее входят дешифраторы, усилители, регистры, разного рода ключевые схемы, коммутаторы и другое.

Накопитель состоит из элементов памяти (ЭП), каждая из них хранит один бит информации. Основу ЭП составляют бистабильные ячейки, основным свойством которых является наличие двух устойчивых состояний – 0, 1.

На рис. 57 представлена типичная структура запоминающего устройства с матричной организацией.

Рис. 57. Структура микросхемы ОЗУ

На приведенной схеме используются следующие сокращения:

·ДШх
, ДШу
– адресные дешифраторы строк и столбцов;

·ФЗС – формирователь сигналов записи/считывания;

·СУ – схема управления;

·АШх
, РШ – адресные и разрядные шины;

·DI, DO – шины записи и считывания соответственно;

·БК – буферный каскад.

Накопитель представляет собой прямоугольную матрицу ЭП, содержащую nx
строк и ny
столбцов. Емкость накопителя N = nx
· ny
. Каждый ЭП подключен к адресным (АШ) и разрядным (РШ) шинам. Выбор необходимого ЭП осуществляется путем подачи определенной комбинации адресных переменных (Am
… A1
, A0
). Адресные дешифраторы строк (ДШx
) и столбцов (ДШy
) формируют сигналы выборки на соответствующих АШ, которые определяют строку и столбец накопителя, в котором расположен выбираемый ЭП. Таким образом, m адресных входов позволяют выбирать один из N = 2m
элементов памяти.

Режим работы микросхемы определяется сигналами выбора микросхемы (CHIP SELECT) и записи-считывания (WRITE/READ). При подаче низкого потенциала на вход выбора схема управления (СУ) разрешает формирование сигналов выборки на АШx
. Если при этом сигнал на входе , то СУ формирует управляющий сигнал, при котором ФЗС обеспечивает запись в выбранном ЭП информации, поступающей на вход DI. Выход DO в этом случае находится в отключенном состоянии. Если сигнал , то СУ переключает ФЗС в режим считывания, при котором информация из выбранного ЭП передается на выход DO, при этом состояние входа DI не влияет на работу микросхемы.

При микросхема находится в режиме хранения, т. е. состояние ЭП не меняется при любых сигналах на входах (Am
… A0
), DI, . Выход DO находится в отключенном состоянии.

Типовые временные диаграммы, иллюстрирующие работу микросхем памяти, приведены на рис. 58.

Рис. 58. Временные диаграммы работы микросхем памяти с произвольной выборкой

Адресные сигналы A и сигнал обычно устанавливаются на входах микросхемы до поступления сигнала .

Микросхемы, предназначенные только для считывания информации, не содержат узлов, отвечающих за ее запись.

Запоминающие устройства с произвольной выборкой служат для оперативного запоминания информации и способны хранить ее только при включенном питании. По принципу действия различают статические и динамические ОЗУ. Элементом памяти статических ОЗУ (SRAM) служат триггеры, которые могут быть реализованы по любой технологии. В динамических ОЗУ (DRAM) носителем информации является емкость между затвором МОП-транзистора и корпусом, которая может быть заряжена или разряжена.

7.2 Элементы памяти БИС ОЗУ, ПЗУ

Элементы памяти статистического ОЗУ.
ЭП биполярного ОЗУ представляет собой асинхронный RS-триггер, построенный из двух логических элементов И-НЕ
, выполненных на двух двухэмиттерных транзисторах.

ЭП подключен к двум разрядным линиям РЛ “0” и РЛ “1” и адресной линии АЛ. В зависимости от комбинации напряжений на этих линиях ЭП может работать в режимах хранения, записи и считывания информации.

Если, например, транзистор Т1 открыт, то низкий потенциал его коллектора подается на базу транзистора Т2 и поддерживает его закрытое состояние. Высокий потенциал коллектора закрытого Т2, в свою очередь, поддерживает открытое состояние транзистора Т1. В состоянии хранения по линии адреса АЛ поддерживается низкий потенциал.

Пусть ЭП хранит нуль 0, если Т2 закрыт, а Т1 – открыт. Тогда для записи единицы 1 необходимо одновременно подать высокие уровни в линии АЛ и РЛ “0” и низкий уровень в линию РЛ “1”. Тогда транзистор Т1 закрывается, а Т2 – открывается. Для считывания информации в адресную линию АЛ подается высокий уровень. При этом в транзисторе, находящемся в открытом состоянии, происходит перераспределение токов эмиттеров, и большая часть тока будет течь в разрядной линии РЛ “1”, если считывается 1, или в РЛ “0” – если считывается 0.

Биполярные SRAM обладают наивысшим быстродействием, однако по сравнению с SRAM, выполненными по МОП-технологиям, имеют значительно меньшую емкость и большее энергопотребление. Это объясняется тем, что МОП-транзистор занимает в несколько раз меньшую площадь на кристалле, чем биполярный, и потребляет меньший ток. Последние достижения МОП-технологий обеспечивают приближение МОП ЗУ по быстродействию к биполярным.

Наименьшим энергопотреблением отличаются ЗУ, выполненные на комплементарных МОП-транзисторах (КМОП-технология). В ЭП КМОП-типа транзисторы Т1 и Т2 имеют каналы p-типа, а транзисторы Т3 – Т6- каналы n-типа.

В результате потребляемая мощность в режиме хранения определяется токами утечки каналы n- и p-переходов. В режиме переключения требуется значительно бóльшая мощность, так как при этом ток протекает через оба приоткрытых транзистора Т1, Т4 и Т2, Т5. Однако, расходуемая мощность КМОП ЗУ на порядок меньше, чем у биполярных.

Элемент памяти динамического ОЗУ.
Накопитель занимает большую часть площади кристалла микросхем памяти, поэтому для увеличения их информационной емкости необходимо уменьшать размеры ЭП. Это достигается при использовании динамического способа хранения информации в виде заряда, накопленного на паразитной емкости. Обычно динамические ЭП реализуются на МДП-транзисторах, так как при этом обеспечивается достаточно длительное время хранения информации (приблизительно 10 миллисекунд) без ее регенерации.

Один из вариантов трех-транзисторного динамического ЭП с раздельными шинами для записи и считывания показан на рис. 61. Информация хранится в виде заряда емкости CЗ
≈ 0,1 пф. В процессе записи от РЛЗ
при разрешающем высоком потенциале на АЛЗ
через открытый транзистор Т2 заряжается емкость CЗ
до потенциала РЛЗ
, соответствующего U0
или U1
. По окончании сигнала адреса на АЛЗ
транзистор Т2 запирается и ЭП переходит в режим хранения информации.

Считывание информации производится на разрядной линии РЛсч
, находящейся под высоким потенциалом U1
, при подаче на адресную линию считывания АЛсч
высокого потенциала, которым открывается транзистор Т3. Если ЭП находится в единичном состоянии (CЗ
заряжена до потенциала до U1
), то транзистор Т1 также будет открыт и потенциал разрядной линии снизится до потенциала U0
. Если емкость CЗ
была заряжена до потенциала U0
, то транзистор Т1 будет находиться в закрытом состоянии и потенциал РЛсч
останется неизменным, т. е. равным U1
.

Чтобы избежать потери информации из-за уменьшения с течением времени заряда емкости CЗ
, производится его периодическая регенерация (восстановление).

В режиме регенерации сигналы выборки подаются на обе адресные линии АЛсч
и АЛЗ
. Сигналы, считанные с выхода каждого ЭП выборкой строки, через усилители-регенераторы подаются на их входы, и восстанавливают потенциал емкости до первоначальной величины. Так одновременно производится регенерация информации в одной из строк накопителя.

Для выполнения полной регенерации необходимо на адресные входы последовательно подать адреса всех строк. Для большинства микросхем регенерацию необходимо производить с частотой порядка десятков-сотен герц.

Еще меньшую площадь на кристалле занимает однотранзисторный ЭП (рис. 62).

Хранение информации осуществляется на емкости CЗ
, а транзистор Т1 выполняет роль ключа выборки, который открывается высоким потенциалом адресной линии АЛ. При записи в РЛ подается потенциал U0
или U1
, в зависимости от поступающего на микросхему сигнала: DI= 1 или 0. Такой же потенциал устанавливается на емкости CЗ
и сохраняется на ней после окончания выборки, когда транзистор Т1 закрыт. Сохранность информации при считывании обеспечивается усилителем-регенератором, который устанавливает в РЛ промежуточный опорный потенциал Uоп
, значение которого U1
> Uоп
> U0
. Когда транзистор Т1 открывается сигналом АЛ, опорное напряжение увеличивается до Uсч
0
(если CЗ
заряжена до U0
). Обычно , поэтому усилитель-регенератор усиливает считываемые сигналы Uсч
0
и Uсч
1
до заданного уровня и восстанавливает первоначальный заряд на CЗ
.

Динамические микросхемы памяти обеспечивают наиболее высокую информационную емкость при достаточно хороших значениях других параметров. Однако, необходимость регенерации информации усложняет структуру ЗУ на их основе и требует дополнительных временных затрат. Современные динамические микросхемы памяти имеют внутреннюю регенерацию, которая реализуется в промежутках времени между выборками.

Элементы памяти ПЗУ (РПЗУ).
Основное требование к такой ячейке – сохранение информации при отключенном питании. Рассмотрим схему однотранзисторной ЗЯ для биполярного ПЗУ.

В эмиттерной цепи транзистора предусмотрена плавкая перемычка (П), которая в необходимых случаях может разрушаться при первоначальном программировании.

При обращении к ЗЯ по адресной линии в случае неразрушенной перемычки в РЛ будет протекать эмитерный ток транзистора. В случае разрушенной перемычки ток протекать не будет.

Элемент памяти ПЗУ может быть выполнен и на МОП-транзисторах. Однако биполярные ПЗУ имеют более высокое быстродействие (время обращения 20…60 нс), но и большую рассеиваемую мощность, чем ПЗУ на МОП-транзисторах (время обращения 200…600 нс).

Репрограммируемые ПЗУ в настоящее время выполняются двух типов. В РПЗУ первого типа матрица элементов памяти изготавливается аналогично матрице ПЗУ на основе МОП-транзисторов, но у которых между металлическим затвором и слоем изолирующего окисла осаждается тонкий слой нитрида кремния (МНОП-транзисторы). Нитрид кремния способен захватывать и сохранять длительное время (до 10 лет и более) электрический заряд. В исходном состоянии транзистор имеет высокое напряжение открывания (10…15)В, которое понижается до рабочих уровней после зарядки слоя нитрида кремния. Чтобы зарядить слой нитрида кремния, на затвор МНОП-транзистора подается высоковольтный программирующий импульс, по амплитуде в несколько раз превышающий рабочие уровни напряжений (15…20)В. При подаче сигнала на адресную линию, подключенную к затворам транзисторов, происходит открывание только заряженных транзисторов. Таким образом, наличие заряда приводит к тому, что ЭП хранит 0, а его отсутствие – 1.

Для стирания записанной информации, т.е. удаления заряда захваченного слоем нитрида кремния, на затвор МНОП-транзистора необходимо подать импульс напряжения противоположный, чем при записи полярности.

Другие варианты ЭП РПЗУ выполняются на МНОП-транзисторах плавающим (изолированным) затвором. Подача высокого напряжения между истоком и стоком вызывает накопление в плавающем затворе заряда, создающего проводящий канал между стоком и истоком. Стирание информации осуществляется облучением транзисторов через кварцевое окно ультрафиолетовым излучением, которое разряжает затворы транзисторов и переводит их в непроводящее состояние.

Стирание информации таким способом имеет ряд очевидных недостатков, которые отсутствуют при электрическом стирании. Для этого в транзисторе выполняется второй управляющий затвор. Однако, ввиду большой площади ЭП, микросхемы РПЗУ с электрическим стиранием имеют в 2…4 раза меньшую информационную емкость, чем микросхемы со стиранием ультрафиолетовым светом.

Параметры интегральных ЗУ.

В номенклатуру параметров ЗУ входят следующие основные величины:

Информационная емкость в битах – параметр, характеризующий степень интеграции.

Удельная мощность – общая мощность, потребляемая в режиме хранения, отнесенная к 1 биту.

Максимальная частота обращения при считывании.

Удельная стоимость одного бита информации. Этот параметр – один из определяющих при сравнительных оценках.

МОП – транзисторные ОЗУ в целом превышают биполярные по информационной емкости, удельной мощности и удельной стоимости, но уступают им по быстродействию. Минимальная удельная мощность свойственна КМОП-схемам, а минимальная стоимость – динамическим типам ОЗУ. Среди биполярных разновидностей максимальное быстродействие характерно ОЗУ в базисе ЭСЛ.

8. ПРИНЦИПЫ СОЗДАНИЯ БОЛЬШИХ ИНТЕГРАЛЬНЫХ ЦИФРОВЫХ СХЕМ

В настоящее время цифровая электроника в подавляющем большинстве базируется на больших и сверхбольших интегральных схемах. В то же время можно сказать, что в основе БИС и СБИС лежит интеграция простых ИС.

Общая характеристика БИС.
Примером простых ИС являются логические вентили типа ТТЛ, КМОП, ЭСЛ и др., а также простые триггеры. Следующее место по сложности занимают СИС, которые включают сумматоры, счетчики ОЗУ и ПЗУ небольшой емкости. На основе БИС реализуются, например, арифметико-логические и управляющие устройства ЭВМ, цифровые фильтры и т. д. Современные процессоры вычислительных устройств, сложные многофункциональные устройства реализуются в СБИС. Наибольшая степень интеграции свойственна однородным структурам – ЗУ и составляет в настоящее время десятки миллионов элементов на кристалле. Использование БИС приводит к резкому улучшению всех основных показателей по сравнению с аналогичным функциональным комплексом, выполненным на отдельных ИС: уменьшается количество корпусов, число сборочных и монтажных операций, количество внешних, наиболее ненадежных соединений. Все это способствует уменьшению размеров, массы, стоимости и повышению надежности. Уменьшение длины межсоединений внутри кристалла позволяет повысить быстродействие и помехоустойчивость устройства.
Базовые матричные кристаллы. Главнейший вопрос, возникающий при проектировании БИС, СБИС, – это вопрос об их технически и экономически целесообразной сложности. Необходимо сочетание достаточной сложности (чтобы реализовать преимущества высокой степени интеграции) с достаточной универсальностью (чтобы обеспечить экономически оправданный объем выпуска). Этого компромисса можно достигнуть, обеспечивая элементарную избыточность и многофункциональность. Данный принцип положен в основу БИС на базовых матричных кристаллах (БМК). Базовый матричный кристалл – это набор топологических ячеек или простых ИС, расположенных в виде матрицы, между элементами которой отсутствуют соединения. Для получения БИС с заданными функциями отдельные элементы внутри ячеек и сами ячейки соединяются токоведущими дорожками.

В конкретной БИС, исполненной на БМК, обычно используются не все топологические ячейки, что определяется функциональными особенностями микросхемы.

Другой принцип формирования заданной структуры БИС на БМК состоит в первоначальном создании кристалла, в котором выполнены все возможные межсоединения элементов. Затем в нужных местах межсоединений делаются разрывы путем локального удаления материала межсоединения методом разрушения.

Программируемые логические матрицы.
Существенным недостатком описанных выше БИС на БМК является то, что формирование структуры БИС может быть выполнено только в рамках логической структуры, определенной их разработчиками.
Значительно большую гибкость обеспечивают программируемые пользователем логические матрицы ПЛМ. Это специализированные БИС, внутренняя структура которых, подобно БМК, состоит из матрицы базовых логических ячеек и межсоединений, но конфигурация отдельных ячеек и связей между ними осуществляется с помощью специальной схемы, расположенной на этом же кристалле. Базовые ячейки могут реализовать логические операции И (рис. 64) или операции ИЛИ (рис. 65) над входными переменными.

ПЛМ обычно содержит матрицы обоих типов, причем если выходы Pi
матрицы М1, например, соединяются с одноименными входами Pi
матрицы М2, то реализуемая такой ПЛМ логическая функция будет иметь вид:

Для разных типов ПЛМ установленная конфигурация может либо сохраняться при отключении питания, подобно постоянным запоминающим устройствам, либо требуется перезагрузка при каждом новом включении. Управление перезагрузкой может выполнять сама схема ПЛМ, считывая информацию о конфигурации из внешнего ПЗУ.

Известны три способа соединения элементов ПЛМ, обеспечивающих получение на выходах заданного набора функций.

По первому способу соединения создаются в процессе изготовления микросхемы с помощью разрабатываемого шаблона. Такой способ широко используется при создании ПЛМ, входящих в состав серийно выпускаемых БИС, например микропроцессоров, контроллеров периферийных устройств (дисплеев, принтеров и др.).

Второй способ программирования ПЛМ состоит в использовании плавких перемычек для получения необходимой конфигурации соединений элементов (рис. 64, 65). Такой способ программирования потребителем широко используется для создания специализированных комбинационных схем, которые выполняют набор функций для решения определенных задач.

Оба этих способа создания ПЛМ позволяют сохранять ее конфигурацию после отключения питания.

Третий способ программирования также осуществляется потребителем, но вместо плавких перемычек в соединении включены МДП-транзисторы. В закрытом состоянии они разрывают соответствующие соединения, в открытом – замыкают. При этом используются специальные МНОП-структуры, в которых проводящий канал индуцируется под действием заряда, накапливаемого на границе раздела двух диэлектриков под затвором транзистора или МОП-транзисторы с изолированным («плавающим») затвором.

Рис.66. Условное обозначение двухуровневой ПЛМ (S, t, g),

Комбинация матриц М1 и М2 образует двухуровневую ПЛМ (рис. 66).

где S– число входов,

t – число выходов,

g – число промежуточных шин

Сложность ПЛМ оценивается информационной емкостью (общим числом пересечений горизонтальных и вертикальных шин обеих матриц), равной (2S+ t)×g, где коэффициент 2 перед Sучитывает наличие прямых и инверсных значений входных переменных в матрице М1.

9. АНАЛОГОВЫЕ ИНТЕГРАЛЬНЫЕ МИКРОСХЕМЫ

9.1 Общие сведения

Аналоговые микросхемы можно разделить на две группы. Первую составляют микросхемы универсального назначения: матрицы согласованных резисторов, диодов, транзисторов и т. д. Сюда также относятся интегральные операционные усилители (ОУ), появление которых является важнейшим достижением аналоговой микроэлектроники. Во вторую группу входят специализированные аналоговые микросхемы, выполняющие некоторые определенные функции, например, фильтрации, компрессию, перемножение аналоговых сигналов.

Работа любого аналогового устройства сопряжена с ошибками, источниками которых может быть технологический разброс параметров элементов, их температурный и временной дрейфы, шумы, наводки. Уменьшение погрешности работы аналоговых устройств – одна из главных задач их разработчиков. Высокая сложность решения этой проблемы вызвала отставание технологии аналоговых микросхем как самостоятельного направления микроэлектроники по сравнению технологиями цифровых микросхем. Серьезным препятствием явился ограниченный набор элементов полупроводниковых микросхем, в частности отсутствие индуктивных элементов и конденсаторов. Трудной оказалась задача разработки небольшого числа типовых структур, которые подобно ЛЭ в цифровых микросхемах могли бы стать основной для аналоговой микросхемотехники.

В настоящее время многие из указанных трудностей преодолены. Разработаны специальные схемотехнические приемы взаимной компенсации нестабильности параметров элементов электрических цепей, при которых точность работы аналогового устройства гарантируется идентичностью характеристик элементов. Особенностью схемотехники аналоговых микросхем является реализация принципа схемотехнической избыточности который несмотря на усложнение изделий, благодаря интегральной технологии, позволяет улучшить их качество.

9.2 Особенности микросхемотехники дифференциальных усилителей

Дифференциальный усилитель (ДУ) является основным узлом важнейшего элемента аналоговой интегральной электроники – операционного усилителя (ОУ). Он состоит из двух одинаковых (симметричных) плеч, каждое из которых содержит транзистор и резистор. Выходным напряжением является разность коллекторных потенциалов, а входным – разность базовых потенциалов.

В общую эмиттерную цепь включен источник тока I0
(генератор тока). Он обеспечивает постоянство суммы Iэ1
+ Iэ2
= I0
=constи стабильность рабочей точки токов Iэ0
и напряжений Uк0
.

Принцип действия

В основу ДУ положена идеальная симметрия его плеч, т. е. идентичность параметров транзисторов Т1, Т2 и равенство сопротивлений Rк1
, Rк2
. При этом в отсутствии сигнала токи через транзисторы и коллекторные потенциалы будут одинаковы, а выходное напряжение будет равно нулю. Нулевое значение Uвых
так же сохраняется при одновременном и одинаковом изменении токов в обоих плечах. Таким образом в идеальном ДУ дрейф выходного напряжения отсутствует, хотя в каждом из плеч он может быть сравнительно большим.

Подадим на базы транзисторов одинаковые по величине и совпадающие по фазе напряжения Uб1
= Uб2
(синфазные сигналы). Если источник тока I0
идеальный (т. е. Ri
= ¥), то токи в обоих ветвях и коллекторные потенциалы останутся неизменными и выходное напряжение Uвых
останется равным нулю. Если Ri
¹¥, то появится приращение тока DI0
, но оно распределится поровну между обеими ветвями ДУ и коллекторные потенциалы изменятся одинаково и сохранится Uвых
= 0.

Если подать на базы напряжения равной величины, но противоположных знаков (Uб1
и Uб2
= – Uб1
), т. е. дифференциальные сигналы, то их разность по определению будет входным сигналом ДУ:

Uвх
= Uб1
– Uб2
.

Вследствие этого приращения токов и коллекторных потенциалов в плечах ДУ будут одинаковыми по величине, но разного знака. В результате появится выходное напряжение

Uвых
= Uк1
– Uк2
.

Следовательно идеальный ДУ реагирует только на дифференциальный или разностный сигнал, отсюда вытекает название этого типа усилителей.

Коэффициент усиления синфазного сигнала

В реальном ДУ, в котором оба плеча неидентичны, а источник тока имеет конечное сопротивление, наблюдается влияние синфазной составляющей входного сигнала на дифференциальную составляющую выходного сигнала. Следовательно при

Uвх с
= Uвх1
= Uвх2

DUвых с
= Uвых1
– Uвых2
¹ 0.

Отношение называется коэффициентом усиления синфазного сигнала. Так как этот параметр характеризует степень неидеальности ДУ он должен быть минимизирован. Для случая синфазного сигнала схему ДУ можно представить как показано на рис. 68.

Рис. 68. Схема ДУ для случая синфазного входного сигнала

Коэффициент усиления такой схемы ориентировочно равен:

.

Из приведенного выражения видно, что уменьшения Ас
можно добиться увеличением Ri
. Значительной величины Ri
в случае пассивного резистора без существенного ухудшения других параметров схемы достичь невозможно.

Один из возможных вариантов источников тока.

На схеме UA
– падение напряжения на части схемы находящейся выше точки А (рис. 69). У такой схемы большое лишь дифференциальное сопротивление , тогда как статическое внутреннее сопротивление мало. Этой особенностью обладает выходная характеристика транзистора. Например, если составляет (1…5) × 103
Ом, то составит (1…5) × 105
Ом. За счет последовательной обратной связи (Rэ
) это сопротивление может быть увеличено на несколько порядков.

Коэффициент усиления дифференциального сигнала

Если Uвх1
– Uвх2
= Uвх д
¹ 0, то происходит перераспределение токов между плечами ДУ, но сумма токов остается постоянной. Усиление ДУ пропорционально крутизне его вольт-амперной характеристики и сопротивлению нагрузки (Rк
) т. е. Ад
= SRк
. максимальное значение крутизны равно , где jт
– температурный потенциал (» 0,026 В при комнатной температуре). В ДУ значение S близко к максимальному при êUвх д
÷< 2jт
, а уже при Uвх д
> 4jт
усиление практически отсутствует, так как в этом случае перераспределения токов в плечах практически не происходит (рис.70).

Как видно из выражения для Ад
его можно увеличить увеличив ток I0
и сопротивление нагрузки. Однако в первом случае увеличивается входной ток ДУ , где h21э
– коэффициент передачи базового тока транзистора (коэффициент усиления по току транзистора), что нежелательно, так как уменьшается входное сопротивление ДУ. Во втором случае увеличивается площадь резисторов на подложке микросхемы и возрастает требуемое напряжение питания +En
для сохранения активного режима работы транзисторов Т1, Т2, что также недопустимо. Эта проблема решается заменой резисторной нагрузки транзисторной.

Широко распространенная в схема ДУ структура транзисторной нагрузки показана на рис. 71.

Эта схема называется отражателем тока или токовым зеркалом. Если транзисторы идентичны то

Uбэ4
= Uбэ5
при Iк1
= Iк2
.

Отражатель тока обладает всеми достоинствами источника тока (рис. 69). Выходной ток ДУ

Iвых
= Iк1
– Iк2
.

Кроме высокого дифференциального сопротивления Т4 и Т5, благодаря тому, что выходным сигналом является разностный ток, синфазные изменения коллекторных токов Т1 и Т2 взаимно компенсируются, что значительно ослабляет синфазные входные сигналы.

Выходное напряжение сдвига

В реальном ДУ при

Uвх1
= Uвх2
= 0

оказывается DUвых
¹ 0. Это обусловлено неодинаковым падением напряжения на переходах эмиттер–база транзисторов Т1, Т2 вследствие неидентичности их параметров. Эта разность определяется как входное напряжение сдвига

Uвх сдв.
= êUбэ1
– Uбэ2
÷.

Входное напряжение сдвига действует точно также как дифференциальный сигнал, прикладываемый к усилителю, вызывая выходной сигнал, равный Ад
× Uвх сдв.
.

Для обеспечения нормального функционирования ДУ это выходное напряжение сдвига должно быть скомпенсировано.

9.3 Структура операционных усилителей и их параметров

Название операционный усилитель (ОУ) получил от способности выполнять различные операции над сигналами с помощью пассивных цепей отрицательной обратной связи.

Схемотехнически ОУ в основном выполняется по схеме усилителя постоянного тока с дифференциальным каскадом на входе и двухтактным – на выходе, обеспечивающим малое выходное сопротивление.

Для современных интегральных ОУ характерны две структурные схемы: трехкаскадная и двухкаскадная. Трехкаскадная модель, разработанная в 60-х гг. прошлого столетия состояла из входного дифференциального усилителя работающего в режиме микротоков (десятки микроампер), промежуточного усилителя напряжения и компенсации напряжения сдвига и выходного усилителя, определяющего нагрузочную способность ОУ и не участвующего в формировании его коэффициента усиления.

Двухкаскадный ОУ разработан несколько позже после реализации на одной подложке высококачественных интегральных транзисторов разной проводимости. В таком ОУ первый каскад выполняет функции входного ДУ и малосигнального усилителя напряжения. Каскад сдвига уровняв такой схеме ОУ не нужен, так как выходные сигналы первого каскада, построенного по специальной схеме, находятся практически под нулевыми потенциалами. Второй каскад выполняет функции усилителя напряжения работающего в режиме больших сигналов (близких по амплитуде к величине напряжения питания) и эмиттерного повторителя.

Таким образом ОУ – это модульный многокаскадный усилитель с дифференциальным входом, по своим характеристикам приближающийся к «идеальному усилителю» для которого характерно:

·бесконечно большой коэффициент усиления по напряжению (А®¥),

·бесконечно большое полное входное сопротивление (Zвх
®¥),

·нулевое полное выходное сопротивление (Zвх
®0),

·равенство нулю выходного напряжения (Uвых
= 0) при равных напряжениях на входах (Uвх1
= Uвх2
),

·бесконечно широкая полоса пропускания (отсутствие задержки при прохождении сигнала через усилитель).

На практике ни одно из этих свойств не может быть осуществлено в полной мере, однако к ним можно приблизиться с достаточной для многих приложений точностью. Условное изображение усилителя приведено на рис. 72.

Если в ОУ неинвертирующий вход заземлен и сигнал подан на инвертирующий вход, то сигнал на выходе будет сдвинутым по фазе относительно него на 180°.

Если же инвертирующий вход заземлен, а сигнал подан на неинвертирующий вход, то выходной сигнал будет совпадать по фазе с входным.

Основные параметры операционного усилителя

Коэффициент усиления без обратной связи (А).
Коэффициент усиления усилителя в отсутствие обратной связи обычно равен 103
– 107
.

Входное напряжение сдвига (
U
сдв.

).
Нежелательные напряжения, возникающие внутри усилителя, служащие причиной появления на его входе некоторого ненулевого напряжения при нулевом напряжении на обоих входах является следствием неточного согласования напряжений эмиттер–база входных транзисторов. Uсдв.
называют входным, так как определяют его через то напряжение, которое надо приложить ко входам, чтобы на выходе установился 0 В. Обычно Uсдв.
равно сотые доли – единицы милливольт.

Входное сопротивление
R
вх

.
Сопротивление усилителя по отношению к входному сигналу. В зависимости от типа используемых транзисторов во входном ДУ Rвх
лежит в диапазоне десятых долей – десятков МегаОм.

Выходное сопротивление
R
вых

.
Обычно Rвых
не превышает нескольких сотен Ом.

Максимальное выходное напряжение
U
вых

max

.
Его значение обычно на 1…5 В ниже напряжения питания.

Коэффициент ослабления синфазных входных напряжений Ко.сн.
.
Этот коэффициент определяется как отношение коэффициента усиления для дифференциального сигнала Ад
к коэффициенту усиления синфазного сигнала Ас
и равен обычно 60…120 дБ (Ко.сн.
.= 20 lgАд
/ Аc
).

Примечание:

Указанные выше параметры заданы для случая входных сигналов нулевой частоты и называются статическими параметрами
.

Максимальная скорость нарастания выходного напряжения
Vmax

.
Максимальная скорость изменения выходного напряжения достигает единиц – сотен В/мкс.

Время установления выходного напряжения
t
уст

.
Характеризуется временем в течение которого выходное напряжение ОУ при воздействии входного напряжения ступенчатой формы изменяется от уровня 0,1 до уровня 0,9 установившегося значения.

Параметры Vmax
, tуст
относятся к динамическим параметрам
, так как они характеризуют ОУ при изменяющихся входных сигналах.

9.4 Типовые включения ОУ

Неинвертирующий усилитель

Схема усилителя приведенная на рис. 73. позволяет использовать ОУ в качестве неинвертирующего усилителя коэффициент усиления которого определяется внешними сопротивлениями R1
, Rос
.

Рис. 73. Неинвертирующий усилитель

Чтобы получить выражение для коэффициента усиления данной схемы примем, что входное сопротивление ОУ , а его коэффициент усиления Ад
также бесконечно большое т. е. Ад
®¥. Следовательно можно считать, что Iсм
» 0 и поэтому и Uд
» 0 так как Uд
= Uвых
/Ад
.

Имеем и . Напряжение на инвертирующем входе усилителя равно Uвх
+ Uд
, поэтому

.

Откуда

.

С учетом малости Uд
можно записать

Uвх
/ R1
= (Uвых
– Uвх
) Rос

Решая полученное уравнение относительно

,

получим

.

Коэффициент Koc
называют коэффициентом усиления замкнутого усилителя
. Полученное выражение верно когда Ад
>>Koc
.

В первом приближении входное сопротивление неинвертирующего усилителя со стороны источника сигнала весьма велико

,

а выходное – мало

, где –

коэффициент обратной связи, Адо
– коэффициент передачи ОУ на низких частотах.

Частным случаем неинвертирующего включения ОУ является схема повторителя напряжения (рис. 74), обладающего единичным усилением. Так как входное сопротивление усилителя велико, а выходное стремится к нулю, такой усилитель, являясь по существу высокоточным преобразователем импеданса, находит широкое применение в измерительных устройствах.

Инвертирующий усилитель

Схема инвертирующего усилителя приведена на рис. 75.

Рис. 75. Инвертирующий усилитель

Точку А на схеме называют потенциально заземленной, потому что ее потенциал почти равен потенциалу земли, так как Uд
» 0.

Для этой схемы можно записать

и ,

откуда

.

Знак минус в правой части означает, что выход инвертирован. Полагая Uд
» 0, получим

.

Коэффициент усиления замкнутого инвертирующего усилителя равен

.

В первом приближении входное сопротивление инвертирующего усилителя на ОУ для входного сигнала

Rвх
= R1
, а выходное .

Наличие в реальном усилителе токов смещения необходимых для нормальной работы транзисторов входного ДУ вызывает появление статической ошибки

Uсдв вых
= Iсм1
×(R1
// Roc
)×Ад
.

Поскольку токи смещения обоих входов ОУ приблизительно равны данную ошибку можно уменьшить подключением к неинвертирующему входу ОУ компенсирующего резистора

Rк
=R1
// Roc
(рис. 76).

Рис. 76. Сбалансированный по входам инвертирующий усилитель

Дифференциальное включение ОУ

Дифференциальный усилитель (рис. 77) представляет собой комбинацию инвертирующей и неинвертирующей схем.

Рис. 77. Дифференциальный усилитель

С учетом Iсм
» 0 и Uд
» 0 составим систему уравнений

,

,

и, решая ее относительно выходного напряжения, получим:

.

Обычно в такой схеме

, ,

поэтому можно записать

.

На основе рассмотренных типовых включение ОУ реализуется большое количество схем различного назначения.

9.5 Частотные свойства операционного усилителя

Амплитудно-частотная (АЧХ) и фазо-частотная (ФЧХ) характеристики одного каскада ОУ

В ОУ отдельные его каскады соединяются между собой непосредственно, и поэтому его АЧХ не имеет спада на нижних частотах. С увеличением же частоты усиливаемого сигнала наблюдается падение коэффициента усиления ОУ. Это объясняется наличием в интегральном ОУ распределенных паразитных емкостей, которые закорачивают высокочастотные сигналы на землю все более и более по мере роста их частоты.

При рассмотрении этого вопроса, распределенные паразитные емкости удобно сводить к одной, емкость которой является суммой всех паразитных емкостей в схеме.

Любой многокаскадный усилитель на высоких частотах можно представить в виде ряда генераторов сигнала KUвх
, нагруженных на соответствующие эквивалентные интегрирующие RC-цепи. Количество таких цепей равно числу отдельных каскадов усиления.

Амплитудно-частотная и фазо-частотная характеристики одного такого каскада описываются следующими выражениями:

,

.

Если выполняется обычное для ОУ неравенство Rн
>>Rвых
, то

.

Графическая зависимость от частоты модуля коэффициента передачи напряжения ОУ и сдвига фазы выходного сигнала относительно входного приведена на рис. 78.

Рис. 78. АЧХ и ФЧХ одного каскада ОУ

АЧХ и ФЧХ усилителя обычно стоят в логарифмическом масштабе. На частоте fгр
, где резистивное и емкостное сопротивления равны аппроксимированная АЧХ претерпевает излом. На частоте излома усиление усилителя падает на 3 дБ. Начиная с fгр
при увеличении частоты в 10 раз (на декаду) во сколько же раз (т. е. на 20 дБ) уменьшается коэффициент усиления по напряжения каскада. Таким образом скорость спада АЧХ за частотой излома составляет –20 дБ/дек или –6 дБ/октаву (октаве соответствует изменение частоты в два раза).

Фазо-частотная характеристика аппроксимируется тремя отрезками прямых, причем наклон прямой составляет – 45°/дек, а сопряжение асимптот происходит на частотах 0,1 fгр
и 10 fгр
при максимальной погрешности аппроксимации 5,7°. На частоте fгр
,отставание фазы выходного сигнала по отношению ко входному составляет 45°. На частоте fт
усиление усилителя уменьшается до 0 дБ или единицы, а фазовый сдвиг достигает –90°.

АЧХ и ФЧХ многокаскадного усилителя

Формирование АЧХ и ФЧХ многокаскадного усилителя удобно проанализировать с помощью эквивалентной схемы (рис. 79).

Рис. 79. Эквивалентная схема трехкаскадного ОУ

Каждый каскад усилителя имеет собственную постоянную времени. Каждый из каскадов данной схемы имеет также собственный коэффициент передачи напряжения на постоянном токе K1
, K2
, K3
и соответствующие частоты среза fгр 1
, fгр 2
, fгр 3
.

Скорость спада результирующей АЧХ (рис 80) увеличивается после каждой частоты среза на –20 дБ/дек, при этом сдвиг фазы сигнала соответственно возрастает на –90°.

Рис. 80. АЧХ и ФЧХ трехкаскадного ОУ

Скорость спада АЧХ сохраняется также и за пределами частоты единичного усиления. На рис. 80 ошибка идеализированной ФЧХ имеет максимальную величину равную 45° на частоте fгр.
Для удобства анализа схемы на графиках частоту указывают в логарифмическом масштабе.

Амплитудно-частотная характеристика ОУ с цепью отрицательной обратной связи

Обычно ОУ используется с цепями обратной связи. Введение, например, отрицательной обратной связи (ООС) позволяет увеличить Rвх
, уменьшить Rвых
, расширить полосу пропускания, уменьшить искажения. Однако, вследствие сдвига фазы между входным и выходным сигналами ОУ, на некоторых частотах обратная связь может стать положительной. Если на этих частотах коэффициент усиления усилителя больше единицы, то на выходе схемы возникают автоколебания.

Рассмотрим трехкаскадный усилитель, охваченный ООС по напряжению (рис. 81).

Рис. 81. Схема усилителя с ООС - а, его логарифмические АЧХ -б и ФЧХ - в

Если считать АЧХ усилителя линейной, то Uвых
= K0
Uвх
. Из рис. 81, а следует

,

где

b = R1
/ (R1
+ Rос
) – коэффициент обратной связи.

Полагая, что отношение

Uвых
/ Uвх
= Kос
, находим

Kос
= А0
/ (1 + bА0
).

Так как А0
велико можно считать .

Таким образом введение ООС уменьшает значение коэффициента усиления и как видно из рис. 81, б расширяет полосу пропускания усилителя. Однако если линия 1/b пересекает АЧХ усилителя в точке, которой соответствует частота большая fкр
, усилитель самовозбудится. На частотах выше fкр
фазовый сдвиг выходного сигнала достигает –180° или превышает эту величину. Вместе с начальным схемотехническим сдвигом 180° (обратная связь–отрицательная) суммарный фазовый сдвиг по цепи ООС на частоте fкр
составит Dj= 360°, что и вызовет самовозбуждение схемы в случае Koc
= 1/b> 1. Следовательно, глубина отрицательной обратной связи ограничивается условиями устойчивости усилителя. На рис. 81, б возможные значения Koc
при которых, усилитель устойчиво работает, лежат в зоне 1.

Отсюда вытекает основное требование обеспечения устойчивости: прямая, соответствующая коэффициенту передачи ОУ с ООС
Koc

= 1/
b
должна пересекать участок АЧХ с наклоном
–20 дБ/дек.
Это обеспечивает максимальный запас фазы по цепи ООС до самовозбуждения, равный 90° (при принятой аппроксимации ФЧХ) на второй частоте среза fгр 2
. Реально же этот запас на частоте fгр 2
составляет 45°. На частоте fкр
этого запаса нет.

В ряде случаев может оказаться достаточным и меньший запас по фазе. Поэтому в ОУ с ООС может быть использована и часть участка АЧХ с наклоном –40 дБ/дек.

Если возникает необходимость построить усилитель, с ООС для которого не удается выполнить условия устойчивости, то в него необходимо внести цепи частотной коррекции. Частотная коррекция сводится в простейшем случае к срезанию лишней полосы частот. Если цепи коррекции выбраны так, что наклон результирующей АЧХ ОУ составляет –20 дБ/дек и она проходит через точку частоты единичного усиления fт
, то усилитель имеет полностью скорректированную частотную характеристику (рис. 82). Фазовый сдвиг на высокочастотном участке АЧХ составляет –90°, что соответствует максимальному запасу до самовозбуждения 90°.

Частотная коррекция осуществляется с помощью внешних или внутренних RCцепей.

Усилители с внутренней коррекцией сохраняют устойчивость независимо от величины обратной связи. Однако такие усилители имеют ограниченную полосу пропускания и не позволяют в полной мере использовать динамические свойства усилителя для Kос
>> 1, так как коррекция обычно выполняется для наихудшего случая т. е. Kос
= 1.

Скорость нарастания выходного сигнала

Скорость нарастания определяется как максимальная скорость изменения выходного напряжения во времени:

, В/мкс.

Ответить мгновенно на изменение входного напряжения усилитель не может из-за своих внутренних емкостей. Эти емкости в процессе усиления сигнала перезаряжаются, но скорость их заряда ограничена, а следовательно ограничена и скорость изменения выходного напряжения. Скорость нарастания – это мера способности усилителя обрабатывать без искажений большие сигналы и эта способность зависит и от частоты и от выходного напряжения. Эффекты, связанные со скоростью нарастания могут вызвать значительные, не поддающиеся коррекции, искажения сигнала.

Если требуется использовать полную полосу пропускания усилителя, то приходится не допускать большого напряжения на выходе.

Для синусоидального сигнала U= Uа
sin2pftскорость нарастания dU/dt= 2pfUа
cos2pft, а ее максимальное значение составит

V = (dU/ft) max = 2pfUа
.

В таблице 16 приведены малосигнальные характеристики некоторых типов ОУ компании DallasSemiconductor(фирма Maxim).

10. ИНСТРУМЕНТАЛЬНЫЕ АНАЛОГОВЫЕИ ЦИФРОВЫЕ МИКРОСХЕМЫ

Рассматриваемые в данной главе функциональные микроэлектронные устройства нельзя однозначно отнести только к аналоговым или только к цифровым. У таких изделий или их выходные сигналы являются цифровыми и наоборот, или они управляются цифровыми сигналами. В зависимости от выполняемых функций этот тип функциональных узлов относится к аналого-цифровым (АЦП) либо к цифро-аналоговым (ЦАП) преобразователям.

10.1 Цифро–аналоговые интегральные преобразователи

Цифро-аналоговые преобразователи предназначены для создания выходной аналоговой величины, соответствующей цифровому коду, поступившему на вход преобразователя.

Простейший ЦАП можно построить на основе ОУ с весовыми резисторами на входе (рис. 83). Каждый из аналоговых ключей K0
… KN
-1
может находиться в одном из двух состояний: закрытом или открытом.

Рис. 83. Простейший ЦАП с весовыми резисторами на входе

Сопротивление резисторов соседних разрядов отличаются в 2 раза. Выходное напряжение ЦАП является функцией полного сопротивления резистивной матрицы которое в свою очередь определяется состояниями ключей, т. е.:

, где

, aK= [1, 0].

Выбрав Eon
, R, Roc
таким, чтобы было справедливо равенство

получим ЦАП имеющий 2N
состояний.

Точность такого преобразователя определяется разбросом и стабильностью параметров резисторов матрицы, аналоговых ключей, ОУ. При большой разрядности ЦАП технологически очень трудно выполнить резисторы с перепадом сопротивлений в 2N -1
раза. Технологически удобно изготовлять резисторы по возможности с одинаковыми сопротивлениями. В этом случае необходимый коэффициент передачи эталонного напряжения формируется с помощью многозвеньевого делителя напряжения на основе матрицы сопротивлений типа R – 2R рис. 84.

Рис. 84. ЦАП с резистивной матрицей типа R – 2R

Такая схема имеет коэффициент использования эталонного напряжения равный 2/3 в то время как в предыдущей этот коэффициент равен 1.

Однако, несмотря на этот недостаток и на большее число элементов схемы, резистивная матрица типа R – 2R имеет преимущество как более технологичная.

В рассмотренных схемах ЦАП время выполнения операции преобразования определяется быстродействием ключевых схем и переходными процессами в резистивных цепях, обусловленными наличием паразитных емкостей. Второй фактор для этих схем является основным, так как значения сопротивлений обычно выбирают довольно большими, что бы пренебречь погрешностями, вносимыми конечным сопротивлением электронных ключей. С этой точки зрения схема (рис. 84) обладает более низким быстродействием, так как содержит больше паразитных емкостей и в ней используется многозвенный принцип передачи напряжения.

В рассмотренных схемах ЦАП в качестве ключей используются аналоговые коммутаторы, как на биполярных, так и на полевых транзисторах. Главным требованием, предъявляемым к таким ключам является их низкое, стабильное во времени сопротивление в открытом состоянии.

Параметры ЦАП

Характеристика преобразования (ХП)
. При подаче на вход ЦАП цифровых двоичных комбинаций, управляющих состояниями ключей и меняющихся от 0 до, 2N
– 1 , на его выходе появится ступенчато нарастающее напряжение. Высота каждой ступени соответствует шагу квантования DUкв
. Так как DUкв
определяет минимальное значение выходное напряжения аналогового сигнала

DUвых
min
= DUкв
,

при выборе его значения необходимо учитывать также шумовые факторы, погрешности усиления масштабирующих усилителей.

Относительная разрешающая способность
определяется как величина обратная числу уровней квантования

.

Абсолютная разрешающая способность
– численно равна шагу квантования

,

где DUпш
– напряжение полной шкалы, соответствующее максимальному выходному напряжению, 2N
– 1 – количество ступеней квантования.

Абсолютная погрешность преобразования
dпш
показывает максимальное отклонение выходного напряжения в конечной точке реальной характеристики преобразования от выходного напряжения в конечной точке идеальной характеристики преобразования (рис. 86).

Рис. 86. Погрешности преобразования ЦАП

Абсолютная погрешность преобразования оценивается в процентах или долях единицы младшего разряда (ЕМР). ЕМР – среднее значение ступени квантования по всей характеристике преобразования.

Нелинейность преобразования ЦАП
dлн
определяет максимальное отклонение реальной ХП от идеальной и оценивается также в долях ЕМР.

Дифференциальная нелинейность преобразования ЦАП
– dдиф.лн
численно равна максимальной разности двух соседних шагов квантования.

dдиф.лн
= DUвых 2
– DUвых 1

Дифференциальная нелинейность также оценивается в долях ЕМР.

Время установления
tуст
выходного напряжения или тока – интервал времени от начала изменения выходного двоичного кода от минимального до максимального значения до момента когда выходной аналоговый сигнал достигнет заданной величины.

Максимальная частота преобразования
fпр
– наибольшая частота смены входных кодовых наборов.

В табл. 17 приведены типичные параметры некоторых современных микросхем ЦАП компании DallasSemiconductor(фирма Maxim).

10.2 Аналоговые компараторы напряжения

Компараторы являются одним из основных узлов любого аналого-цифрового преобразователя и во многом определяют его параметры. Компаратор осуществляет сравнение входного напряжения Uвх
с пороговым значением Uпор
и формирует выходной логический сигнал 1 или 0 зависимости от знака разности сравниваемых сигналов.

Основными параметрами компараторов являются чувствительность и быстродействие.

Под чувствительностью
, или разрешающей способностью
, понимают минимальную разность входных аналоговых сигналов, при которой компаратор изменяет свое состояние по выходу. Разрешающая способность реального компаратора (рис. 87) является функцией

коэффициента усиления и величины логического перепада выходного напряжения.

а б

Рис. 87. Схема простейшего компаратора – а; временная диаграмма компаратора – б

Основой компаратора обычно являются операционные усилители. Компаратор, представленный на рис. 87, позволяет сравнивать сигналы одинаковой полярности. Для приведения уровней выходных напряжений к стандартам цифровых схем используются специальные формирующие цепи. Для уменьшения времени переключения в компараторах применяют положительные обратные связи.

На основе ранее рассмотренных типовых включений ОУ реализуется большое количество схем компараторов различного назначения.

10.3 Аналого-цифровые преобразователи

Аналого-цифровой преобразователь (АЦП) – устройство, преобразующее значение непрерывной аналоговой величины в эквивалентный ей цифровой код.

10.3.1 Временная дискретизация непрерывных сигналов

Процедура преобразования непрерывных сигналов в цифровую форму состоит из двух этапов: дискретизации сигналов по времени и квантования по амплитуде. Наиболее важным с точки зрения вносимых погрешностей преобразования является первый этап.

Временная дискретизация непрерывного сигнала заключается в накоплении его отсчетов, взятых через некоторый постоянный или изменяющийся интервал времени T , называемый периодом дискретизации (рис. 88).

Для того чтобы функция U*
(t) полностью отображала U(t), необходимо определенным обра-зом выбирать T и t.

Согласно теореме Найквиста-Котельникова непрерывный сигнал U(t) с максимальной частотой в спектре fВ
полностью описывается выборочными значениями U(nT), взятыми через интервал времени

, т. е.

.

Так как все реальные сообщения (сигналы) имеют практически безграничный спектр, то T выбрать можно лишь приблизительно. Поэтому дескретизированный сигнал отображает исходный непрерывный с некоторой точностью, зависящей от T.

На практике интервал дискретизации T, полученный исходя из выше приведенных соображений, уменьшают в 2…5 раз.

В процессе аналого-цифрового преобразования, который длится некоторое время Δta
= t2
– t1
(рис. 89.), сигнал (переменный) изменяет свое значение на некоторую величину ΔUa
.

Интервал времени Δta
= τ называют аппертурным временем, а величину ΔUa
– аппертурной ошибкой:

.

Кроме того, значение двоичного кода, полученное в момент времени t2
не будет соответствовать значению сигнала в момент времени t1
, с которым этот код отождествляют.

Оценим величину аппертурной ошибки в зависимости от аппертурного времени на примере гармонического сигнала U0
sin ω0
t.

Максимальная производная синусоидального сигнала равна:

Откуда

ΔUa
max
= U0
ω0
Δta
.

Если потребовать, чтобы ΔUmax
не превышала единицы младшего разряда (в двоичном коде), то для N–разрядного АЦП должно выполняться условие:

,

где U0
= 2N
, ΔUmax
= 1.

Полученное выражение позволяет оценить требуемое аппертурное время АЦП при преобразовании сигнала с ωВ
= ω0
при заданной ошибке преобразования как

.

Проведем сравнительный анализ величин Δta
и T. Из теоремы Котельникова следует, что

, а ,

тогда

.

Полученные ограничения на Δta
предъявляют очень жесткие требования к быстродействию АЦП. В быстродействующих АЦП данная проблема решается путем применения устройств выборки-хранения (УВХ). УВХ запоминают уровень преобразуемого сигнала в точке t1
(рис. 89) и хранит этот уровень до момента t2
. Это позволяет существенно уменьшить аппертурную ошибку, а аппертурное время АЦП увеличить до величины практически равной интервалу дискретизации.

10.3.2 Структура микроэлектронных АЦП

В полупроводниковых АЦП наибольшее распространение получили три известных принципа преобразования:

·последовательного счета;

·поразрядного кодирования (последовательного приближения);

·параллельного преобразования.

АЦП последовательного счета

Простейший АЦП данного типа и его временная диаграмма представлены на рис. 90.

АЦП состоит из компаратора, ЦАП, двоичного счетчика, выходного буферного регистра. После команд СБРОС
и ПУСК
, подаваемых на АЦП, импульсы тактового генератора начинают увеличивать показания счетчика, а, следовательно, и выходной сигнал ЦАП Χ
(t) ступеньками по Δx. Компаратор определяет разницу между Χ
и Α
. Если окажется, что Χ – Α >
0, компаратор вырабатывает сигнал СТОП
, счетчик останавливается и индицирует двоичный код, эквивалентный входному сигналу Uвх
= Α
. Недостатком такой схемы АЦП является ее низкое быстродействие, зависящее от величины входного сигнала.

а б

Рис. 90. Структура АЦП последовательного счета – а, временная диаграмма – б

Например, пусть fT
= 10 мГц и число разрядов счетчика N = 12. Максимальное число импульсов заполнения счетчика , тогда максимальная частота отсчетов входного сигнала составит Fотсч
≤ fT
/K ≈ 107
/(4 · 103
) = 2,5 · 103
Гц, а высшая частота в спектре входного сигнала не может превысить Fв
≤ 1,25 · 103
Гц.

АЦП последовательного приближения

Упрощенная схема АЦП последовательного приближения приведена на рис.91.

После пуска схемы первым тактовым импульсом регистр памяти (РП) устанавливает старший разряд ЦАП в единицу. При этом, если Uвх
> UЦАП
, то компаратор подтверждает состояние РП и ЦАП. Следующим тактовым импульсом единица устанавливается в следующим за старшим разряде. Если окажется, что Uвх
< UЦАП
, последняя установленная в ЦАП единица заменяется компаратором на ноль, и очередная единица записывается в последующий разряд. Описанные выше действия повторяются до N-го младшего разряда. Таким образом, после N тактов сравнения Uвх
и UЦАП
, в регистре памяти сформируется N-разрядный двоичный код, который является цифровым эквивалентом входного аналогового сигнала.

Рис. 91. Схема АЦП последовательного приближения

В такой структуре АЦП полное время преобразования составит N · ΔT, где ΔT длительность одного такта.

При той же частоте тактового генератора fT
= 10 мГц и разрядности ЦАП N = 12 преобразование будет выполнено за 12 периодов fT
, т. е. частота отсчетов входного сигнала достигнет Fотсч
= fT
/12 = 107
/12 = 830 кГц, а высшая частота преобразуемых сигналов FВ
≈ 400 кГц.

АЦП параллельного преобразования

Повысить скорость преобразования в АЦП можно используя параллельный набор возможных значений эталонного напряжения вместо их последовательного чередования, характерного для обоих рассмотренных выше принципов преобразования.

Упрощенная структура АЦП параллельного преобразования приведена на рис. 92.

Основным элементом N-разрядного АЦП являются 2N
– 1 компараторов напряжения. На один из двух входов каждого компаратора подается свое опорное напряжение, формируемое резистивной матрицей. Разность между опорными напряжениями двух соседних компараторов равна Um
/ 2N
–1. Другие входы объединены, и на них подается входной сигнал. На выходах компараторов устанавливаются напряжения нуля или единицы, соответствующие сигналам на входах компараторов в момент прихода фронта тактового импульса.

После окончания импульса опроса в компараторах хранится информация о мгновенном значении входного сигнала, представленная в виде (2N
– 1) -разрядного слова. Дешифратор представляет это слово в виде N-разрядного кода, который хранится в буферном регистре.

Поскольку каждая из 2N
– 1 градаций входного сигнала оцифровывается отдельным компаратором, то время преобразования в таком АЦП определяется временем переключения компаратора и является минимально возможным.

Рис. 92. Структура АЦП параллельного преобразования

Параметры ЦАП

Статические параметры АЦП во многом по смыслу аналогичны статическим параметрам ЦАП и рассмотрены в предыдущих параграфах.

Среди динамических параметров АЦП основными являются:

·максимальная частота преобразования – частота дискретизации входного сигнала;

·аппертурное время – время, в течение которого сохраняется неопределенность между значением выборки и временем, к которому оно относится;

·аппертурная неопределенность – случайное изменение аппертурного времени в конкретной точке характеристики преобразования;

·время кодирования – время, в течение которого осуществляется непосредственное преобразование установившегося значения входного сигнала (время от начала импульса запуска до появления выходного кода).

Параметры некоторых наиболее типичных микроэлектронных АЦП компании DallasSemicondfctor(фирмы Maxim )приведены в табл. 18.

ЗАКЛЮЧЕНИЕ

Перспективы развития и применения цифровой интегральной электроники

Основное направление, в котором работают разработчики интегральных микросхем, – повышение степени интеграции. Это можно обеспечить двумя путями: увеличивая плотность упаковки элементов (уменьшая их площадь, включая площадь металлической разводки) и увеличивая размеры кристалла. Оба пути связаны с решением сложных технологических задач. Не менее сложны и возникающие при создании БИС схемотехнические проблемы, поэтому решение и технологических, и схемотехнических проблем должно осуществляться одновременно и комплексно.

Опыт разработки БИС выявил ряд общих проблем, которые ограничивают повышение степени интеграции и которые нужно решать в процессе дальнейшего развития микроэлектроники.

Проблемы теплоотвода.
При увеличении плотности компоновки происходит сближение элементов на кристалле. Это неизбежно ведет к возрастанию удельной мощности, рассеиваемой на единице площади. В современных кремниевых ИС допустимая удельная мощность на кристалле без дополнительного теплоотвода не превышает 5 Вт/см2
. Следовательно, допустимая мощность для кристалла площадью 20 мм2
составляет не более 1 Вт. При средней мощности 0,5 мВт, потребляемой одним ИЛЭ, на указанном кристалле удается разместить не более 2000 логических элементов.

Для преодоления этого ограничения используется микрорежим транзисторов и таких схем, которым микрорежим свойствен. Например, для того чтобы на той же площади 20 мм2
разместить 10000 вентилей, нужно использовать ИЛЭ с потребляемой мощностью не более 0,1 мВт, т.е. ИЛЭ типа КМОП.

Попытки увеличения степени интеграции за счет увеличения площади кристалла также наталкиваются на существенные трудности. Ограничения накладываются неизбежными дислокациями (дефектами структуры) поверхности полупроводника. Любая дислокация в пределах БИС означает негодность транзистора или отдельной ИС, соответственно негодной может оказаться и БИС в целом. Следовательно, увеличение площади кристалла сопровождается увеличением процента брака.

Проблема межсоединений.
Высокая сложность современных БИС может быть реализована только при использовании систем автоматизированного проектирования. Несмотря на это, в большинстве БИС не удается сделать разводку межсоединений в одной плоскости без пересечений. Поэтому для БИС характерна многослойная разводка, расположенная обычно в 2-х или 3-х плоскостях. Изоляция слоев друг от друга и соединения между слоями представляют собой особую технологическую проблему.

Контроль параметров.
Электрический контроль параметров БИС до ее помещения в корпус осуществляется с помощью контактных измерительных зондов, подключаемых к контактным площадкам выводов БИС.

Если предположить, что БИС имеет 50 выводов, и учесть, что на каждом выводе может быть два значения «0» или «1», то для полноценной проверки функционирования БИС (только в статике) потребуется 250
» 1015
измерений. При длительности каждого измерения 1 мкс контроль одной БИС займет около 25 лет.

Следовательно, контроль должен быть выборочным, а количество измерений не должно превышать 200 – 300. Причем судить о работоспособности БИС можно будет с определенной вероятностью.

Физические ограничения на размеры элементов.
Размеры элементов современных БИС лежат в пределах единиц и менее микрометров. Уменьшение размеров элементов БИС приводит к появлению дополнительных ограничений.

Во-первых, начинает сказываться неравномерное (статистическое) распределение примеси в полупроводниках, т. е. количество атомов примеси на участках одинаковой площади будет различным, а, следовательно, будут различаться по параметрам элементы, сформированные на этих участках.

Во-вторых, возрастет роль технологических допусков.

В-третьих, возрастают напряженности электрических полей, и полупроводниковый слой приобретает нелинейные свойства.

Установлено также, что при линейных размерах менее 1 – 2 мкм определенную роль начинают играть шумовые флюктуации, влияние космического излучения и естественный радиационный фон Земли.

Все это свидетельствует о том, что при размерах менее 1 мкм микроэлектроника становится самостоятельным научно-техническим и технологическим направлением.