Методические указания к практическим (лабораторным) работам Екатеринбург 2003

Министерство образования Российской Федерации

ПРОЕКТИРОВАНИЕ ЦИФРОВЫХ УСТРОЙСТВ НА ПЛИС

Методические указания к практическим (лабораторным) работам

Екатеринбург 2003

Содержание

Список сокращений, условных обозначений и терминов................................................

Введение.................................................................................................................................

1 Обзор существующих пакетов проектирования ЦУ на ПЛИС..................................

1.1 Программные средства фирмы Xilinx.................................................................

1.2 Моделирование цифровых устройств и разработка ПЛИС в системе OrCAD

1.3 Системы разработки фирмы Altera......................................................................

2 Система проектирования цифровых устройств на ПЛИС MAX+PLUS II...............

2.1 Описание основных функций и принципов работы с САПР MAX+PLUS II..

2.2 Лабораторная работа №1. Графический ввод схемы устройства и функциональная симуляция с использованием САПР MAX+PLUS II........................................

2.2.1 Запуск системы MAX+PLUS II.................................................................

2.2.2 Создание нового проекта............................................................................

2.2.3 Проектирование цифрового устройства...................................................

2.2.4 Создание элемента в MegaWizard Plug-In Manager..................................

2.2.5 Создание исходных данных для проектирования устройства...............

2.2.6 Компиляция проекта...................................................................................

2.2.7 Верификация проекта.................................................................................

2.2.8 Задание для самостоятельной разработки.................................................

2.3 Лабораторная работа №2. Описание цифровых схем на языке AHDL...........

2.3.1 Общие сведения о языке описания аппаратуры AHDL..........................

2.3.2 Элементы языка AHDL...............................................................................

2.3.3 Управление синтезом..................................................................................

2.3.4 Использование чисел и констант в языке AHDL....................................

2.3.5 Комбинационная логика.............................................................................

2.3.6 Описание цифровой схемы на языке AHDL............................................

2.3.7 Задание для самостоятельной разработки.................................................

Список сокращений, условных обозначений и терминов

MAX+plus – Multiple Array MatriX Programmable Logic User System (Пользовательская система программирования логики упорядоченных структур)

AHDL – Altera Hardware Description Language (Язык описания аппаратуры Altera)

VHDL – Very High Speed Integrated Circuit (VHSIC) Hardware Description Language (язык описания аппаратуры сверхвысокоскоростных интегральных схем)

ПЛИС – программируемая логическая интегральная схема

ПЗУ – постоянное запоминающее устройство

ОЗУ – оперативное запоминающее устройство

ДОС – дисковая операционная система

Введение

Прогресс микроэлектроники привёл к созданию программируемых пользователем логических интегральных схем (ПЛИС) с очень высокой степенью интеграции, применение которых, совместно с использованием современных микропроцессоров и микроконтроллеров, позволяет в короткие сроки выполнить разработку и начать производство электронной аппаратуры нового поколения.

Развитие ПЛИС существенно изменило задачи и возможности проектировщиков цифровой аппаратуры. Проектирование сложных цифровых устройств на классической базе — наборе простейших вентилей и триггеров, сохранилось только при реализации изделий в виде заказных микросхем, изготавливаемых на основе базовых матричных кристаллов или создаваемых из стандартных ячеек. Разработка таких устройств выполняется с помощью дорогостоящих систем автоматизированного проектирования (САПР СБИС), применение которых обеспечивает эффект в случае создания высокосложных изделий массового применения — микропроцессоров, микроконтроллеров, стандартных интерфейсных устройств и узлов телекоммуникационного оборудования. Для большинства электронных изделий малой и средней серийности наиболее перспективной является их реализация на базе ПЛИС, которые освободили проектировщиков от необходимости сборки разрабатываемых устройств из отдельных микросхем малой и средней степени интеграции (монтаж из “россыпи”). Можно с уверенностью сказать, что эффективное использование ПЛИС при разработке широкой номенклатуры цифровых устройств является непременным условием для достижения успеха в создании современной электронной аппаратуры.

Применение ПЛИС требует новых знаний и навыков от специалистов промышленности, а следовательно, и от преподавателей технических университетов и студентов. Новой становится технология проектирования цифровых устройств, центральное место в ней занимает описание проекта на языках высокого уровня типа HDL (Hardware Description Language), например, AHDL, VHDL и VerilogHDL. Процесс проектирования стал замкнутым в рамках одного класса инструментальных средств, поскольку появилась возможность исследовать проект с использованием редактора конфигурации микросхемы, функционального симулятора и временного анализатора.

Одним из наиболее известных производителей ПЛИС является фирма Altera. В качестве средства автоматизации проектирования устройств на основе собственных микросхем фирма Altera разработала систему MAX+plusII. Её продукция стала одним из стандартов “де-факто”, отличающимся высоким уровнем при невысокой цене микросхем ПЛИС и скромных требованиях к инструментальному компьютеру (достаточно PC типа 486-DX4 с оперативной памятью от 16 Мбайт).

1... Обзор существующих пакетов проектирования ЦУ на ПЛИС

1.1
Программные средства фирмы
Xilinx

Компания XILINX начала выпуск программируемых вентильных матриц Field Programmable Gate Arrays (FPGA), с возможностью конфигурирования через Internet непосредственно в системе. Архитектура, названная, Internet Reconfigurable Logic (IRL), позволяет при необходимости дистанционно менять конфигурацию и принцип действия пользовательских сетевых устройств.

В основе архитектуры лежит подход, дающий возможность загружать прикладные программы на основе языка Java и с их помощью воздействовать на аппаратные средства. В результате, логическая схема сетевого оборудования, реализованного на вентильных матрицах компании XILINX, известных как Virtex, может быть неоднократно изменена для обеспечения новых функций локальных и глобальных сетей.

Считается, что технологии IRL станут базисом для построения продуктов, которые будут иметь возможность удалённого обновления не только программного, но и аппаратного обеспечения на стороне клиента.

Можно отметить, что компания XILINX уже получила большое признание за счёт применения идеи реконфигурирования логических схем на базе программируемых вентильных матриц в автономных изделиях, таких как оборудование для микширования и монтажа цифрового звука, а также в некоторых сетевых устройствах, таких как маршрутизаторы. Сейчас компания прилагает усилия, чтобы победить в борьбе за применение концепции удалённого реконфигурирования для принципиально разных приложений, например, для систем кабельного и сетевого телевидения, персональных и сетевых компьютеров, мобильных телефонов и видеофонов, интегрированных систем безопасности и систем управления производственными процессами, так как рано или поздно все они будут объединены в сети различной степени интеграции, в том числе и Internet.

В целях получения дополнительного содействия фирма XILINX заключила договоры о партнёрстве с компаниями SUN MICROSYSTEMS, SIEMENS AG, с разработчиком систем электронного проектирования (EDA) SYNPLICITY (Саннивейл, штат Калифорния), поставщиком перепрограммируемых плат ANNAPOLIS MICROSYSTEMS (Аннаполис, штат Мэриленд), а также заручилась поддержкой IBM и COMPAQ.

По мнению представителей компании XILINX, для разработки продуктов на основе архитектуры IRL необходимо применение и развитие трёх современных технологий: всеохватывающего объединения в сети, языка Java и частично переконфигурируемых матриц Virtex. Архитектура Virtex уже сейчас позволяет разрабатывать устройства с количеством вентилей до миллиона и может включать в себя аппаратную реализацию интерпретатора Java–программ Java Virtual Machine.

Компания XILINX представляет два новых инструментальных пакета для проектирования систем по технологии IRL. Пакет JBits предназначен для создания специальных аплетов на языке Java, которые могли бы использоваться для модификации аппаратных средств компьютера через Internet. Другой пакет ChipScope представляет собой платформонезависимый интерактивный отладчик, реализованный на языке Java и дающий возможность разработчикам проверять функционирование схем на базе FPGA компании XILINX через канал Internet.

Пакет JBits представляет собой набор программных средств на основе языка Java, позволяющий разработчикам записывать информацию непосредственно в FPGA производства XILINX. JBits передаёт в FPGA последовательные данные, которые частично или полностью видоизменяют логическую схему устройства, реализованную на базе вентильных матриц. Кроме того, пакет JBits имеет возможность формирования синхроимпульсов и, тем самым, обеспечивает интеграцию программируемых матриц Virtex с другими цифровыми устройствами, такими как встраиваемые микропроцессоры или периферийное оборудование. Аплеты JBits используют интерфейс прикладного программирования Java для системы Boundary Scan компании XILINX.

Второй пакет, предлагаемый компанией XILINX, ChipScope позволяет отслеживать внутреннее состояние системы из нескольких матриц FPGA, контролировать форму и уровни сигналов, а также состояние многоразрядных шин данных. Пакет может использоваться для удалённой отладки оборудования систем IRL или для соразработки автономных систем или отдельных кристаллов через Internet различными рабочими группами.

Продукты JBits и ChipScope представляют собой новые системы электронного проектирования, развивающиеся в рамках инициативы Silicon Xpresso компании XILINX.

1.2 Моделирование цифровых устройств и разработка ПЛИС в

системе
OrCAD

В версиях OrCAD 7.x в модель OrCAD Express входил редактор проектов Capture и программы синтеза ПЛИС и моделирования цифровых устройств. Начиная с версии OrCAD 9.0 модуль OrCAD Capture поставляется отдельно, обеспечивая создание всех типов проектов с помощью принципиальных схем и/или текстового VHDL-описания. Команды синтеза ПЛИС вызываются из менеджера проектов модуля OrCAD Capture. Программа моделирования цифровых устройств реализована в виде программы Simulate.exe.

ПЛИС типа CPLD и FPGA фирм Actel, Altera, Lattice, Lucent, Philips, Vantis, Xilinx и др. (таблица 1) синтезируется с помощью соответствующих программ типа MAX + Plus фирм, производящих ПЛИС, которые не входят в состав OrCAD Express и поставляются отдельно. С помощью OrCAD Capture можно лишь составить схемное или текстовое описание проекта (с помощью библиотек *.olb, *.vhd), а с помощью OrCAD Express выполняется лишь подготовка к синтезу ПЛИС и производится обмен данными со специализированными программами синтеза.

Самостоятельно с помощью OrCAD Express выполняется синтез лишь простых ПЛИС (Simple PLD, SPLD). По терминологии OrCAD Express к простым относятся ПЛИС типа EP1800, EP180C, EP1830, EP310, EP910C, GAL16V8, PAL10H8,PAL20x8C, PEEL22CV10z, PHD48N22, PROM8KB8.

Существуют две версии программы: OrCAD Express Plus и OrCAD Express.

Версия OrCAD Express Plus по сравнению с OrCAD Express обеспечивает возможность синтеза ПЛИС с учётом временных ограничений (timing-driven synthesis option) и имеет более широкую номенклатуру ПЛИС (ORCA 3C фирмы Lucent Semiconductor и Xilinx SPARTAN фирмы Xilinx). Кроме того, Express Plus обеспечивает дополнительные возможности синтеза ПЛИС (Register Transfer Level, RTL), используемых при синтезе сложных FPGA, содержащих более 100 тысяч вентилей.

Компиляция описания ПЛИС в OrCAD состоит из двух процессов: синтеза и оптимизации.

Процедура логического синтеза заключается в составлении списка соединений проекта на основании составленной принципиальной схемы и VHDL-описаний. Этот список соединений затем передаётся в программы размещения и трассировки кристалла ПЛИС. Процедура оптимизации заключается в преобразовании списка соединений для упрощения его физической реализации в виде ПЛИС выбранного типа с учётом ряда ограничений, задаваемых пользователем.

Таблица 1.1 – Перечень ПЛИС

Семейство ПЛИС	Фирма-производитель	Название пакета программ для разработки ПЛИС
1	2	3
ACT1	Actel	Actel Designer Series
ACT2
ACT3
1200XL
3200DX
40MX
42MX
54SX
MAX5	Altera	MAX+Plus II
MAX7
MAX9
FLEX6
FLEX8
FLEX10
ispLSI	Lattice	Lattice pDS+
ORCA2 или 2A	Lucent	Lucent ORCA Foundry
ORCA 3C/3T
XPLA	Philips	Philips XPLA
MACH
Vantis
Vantis MACH-XL

Продолжение таблицы 1.1

1	2	3
XC3x00A/L	Xilinx M1	XACTStep Series
XC4000E
XC4000EX
XC4000XL
XC5200
XC9500
Spartan
SpartanXL
Virtex
XC3000	Xilinx-XACT5	XACTStep Series
XC4000
XC4000E
XC5200
XC7200
XC7300
XC900
GAL/PAL/PROM	Простые ПЛИС	OrCAD Express

При оптимизации уравнений проекта стараются обеспечить достижение экстремумов двух целевых функций: уменьшение геометрических размеров кристалла и повышение его быстродействия. Оптимизация сложных ПЛИС производится с помощью программы Leonardo Spectrum фирмы Exemplar Logic, оптимизация простых ПЛИС выполняется с помощью модуля OrCAD Express. Для уменьшения количества вариантов реализации ПЛИС при выполнении процедуры оптимизации проекта принимаются во внимание требования, задаваемые пользователем.

1.2
Системы разработки фирмы
Altera

До последнего времени MAX+PLUS II являлась единственной системой проектирования устройств на ПЛИС Altera. Только в 1999 году появилась система проектирования нового поколения Quartus, предназначенная для разработки устройств на ПЛИС APEX20K. Программное обеспечение системы MAX+PLUS II, представляющее собой единое целое, обеспечивает управление пользователя средой логического проектирования и помогает достичь максимальной эффективности и производительности. Все пакеты работают как на платформе IBM PC, так и на платформах SUN, IBM RISC/6000 и HP9000.

Система MAX+PLUS II предлагает полный спектр возможностей логического дизайна: разнообразные средства описания проектов с иерархической структурой, мощный логический синтез, компиляцию с заданными временными параметрами, разделение на части, функциональное и временное тестирование (симуляцию), тестирование нескольких связанных устройств, анализ временных параметров системы, автоматическую локализацию ошибок, а также программирование и верификацию устройств. В системе MAX+PLUS II можно как читать, так и записывать файлы на языке AHDL и файлы трассировки в формате EDIF, файлы на языках описания аппаратуры Verilog HDL и VHDL, а также схемные файлы OrCAD.

Таблица 1.2 – Основные характеристики пакета MAX+PLUS II

BASELINE ver.9.6

Функции	Характеристики
1	2
Поддерживаемые устройства	EPF10K10, EPF10K10A, EPF10K20, EPF10K30, EPF10K30A, EPF10K30E, (до 30000 эквивалентных вентилей), EPM9320, EPM9320A, EPF8452A, EPF8282A, MAX7000, FLEX6000, MAX5000, MAX3000A, Classic
Средства описания проекта	Схемный ввод, поддержка AHDL, средства интерфейса с САПР третьих фирм, топологический редактор, иерархическая структура проекта, наличие библиотеки параметризируемых модулей
Средства компиляции проекта	Логический синтез и трассировка, автоматическое обнаружение ошибок, поддержка мегафункций, по программам MegaCore и AMPP

продолжение таблицы 1.2

1	2
Средства верификации проекта	Временной анализ, функциональное и временное моделирование, анализ сигналов, возможность использования программ моделирования (симуляторов) третьих фирм

Кроме того, система MAX+PLUS II читает файлы трассировки, созданные с помощью программного обеспечения XILINX, и записывает файлы задержек в формате SDF для удобства взаимодействия с пакетами, работающими с другими промышленными стандартами.

Увеличение логической ёмкости ПЛИС и появление новой идеологии проектирования систем-на-кристалле (System-on-Chip) привели к тому, что ведущие производители ПЛИС вместе с выпуском на рынок собственно кристаллов с эквивалентной ёмкостью более 500 000 вентилей существенно обновили программное обеспечение, предоставив разработчику возможность использовать все преимущества новых БИС.

В середине 1999 года на рынок вышел САПР 4-го поколения фирмы Altera – система Quartus. Отличительные свойства данного пакета:

─ интеграция с программным обеспечением третьих фирм (Advanced Tools Integration). В рамках программы Native Link обеспечена совместимость с САПР ведущих производителей программного обеспечения. Поддерживаются стандарты EDIF, SDF, Vital 95, VHDL 1987 и 1993, Verilog HDL;

─ возможность коллективной работы над проектом (Workgroup Computing);

─ возможность анализа сигналов “внутри” ПЛИС с использованием функции Signal Tap;

─ интеграционная компиляция проекта, позволяющая не изменять уже отлаженные участки проекта (nSTEP Compiler);

─ улучшенные средства синтеза в архитектуре APEX (CoreSyn);

─ многоплатформенность (Win NT, SUN, HP);

─ полная интеграция системы;

─ разнообразие средств описания проекта;

─ поддержка языков описания аппаратуры;

─ Internet поддержка;

поддержка мегафункций MegaCore. В дополнение к уже привычным редакторам, используемым в пакете MAX+PLUS II, введён редактор блоков (Block Editor), позволяющий упростить графическое описание проекта, используя механизм параметризируемых блоков. Поуровневый планировщик (FloorPlan Editor), имеет возможность распределять ресурсы как внутри логических блоков, так и по мегаблокам.

Новым средством, облегчающим работу над иерархическим проектом является навигатор проекта (Project Navigator), позволяющий легко ориентироваться во всех файлах проекта.

Улучшены возможности синтеза с заданными временными параметрами (Time driven Compilation).

Возрастающее внимание уделяется функциональному и поведенческому моделированию с использованием языков описания аппаратуры, в том числе тестирование проектов из нескольких ПЛИС. Наличие встроенного логического анализатора Signal TAP позволяет проводить контроль сигналов внутри ПЛИС.

Механизм подсказок сориентирован на использование Internet технологий.

2.. Система проектирования

MAX
+
Plus
II

Название системы MAX+PLUS II является аббревиатурой от Multiple Array MatriX Programmable Logic User System. Что переводится как, пользовательская система программирования логики упорядоченных структур. Система MAX+PLUS II имеет средства удобного ввода проекта, компиляции и отладки, а также непосредственного программирования устройств.

Процедуру разработки нового проекта от концепции до завершения можно упрощённо представить следующим образом:

1. Задание имени файла – проекта верхнего уровня (Top of hierarchy) в качестве имени проекта (Project name);

2. Создание нового файла (design file) проекта или иерархической структуры нескольких файлов проекта с помощью любого сочетания редакторов в системе MAX+PLUS II, то есть графического, текстового и сигнального редакторов;

3. Назначение семейства ПЛИС для проекта. Это может быть произведено вручную или автоматически;

4. Открытие окна компилятора Compiler и выбор кнопки Start для начала компиляции проекта. По желанию пользователя можно подключить модуль извлечения временных параметров проекта Timing SNF Extractor для создания файла, используемого при временном моделировании;

5. В случае успешной компиляции возможен временной анализ, для чего следует выполнить следующее:

─ для проведения временного анализа задержек открыть окно Timing Analyzer, выбрать режим анализа и нажать кнопку Start;

для проведения симуляции нужно сначала создать тестовый вектор в файле канала тестирования (.scf), пользуясь сигнальным редактором, или в файле вектора (.vec), пользуясь текстовым редактором. Затем открыть окно отладчика Simulator и нажать кнопку Start;

6. Открытие окна программатора Programmer с последующим выбором одного из двух способов: использование программатора MPU (Master Programming Unit) или подключение загрузочных устройств BitBlaster, Byte-Blaster или FLEX Download Cable к устройству, программируемому в системе;

7. Выбор кнопки Program для программирования устройств с памятью типа EPROM или EEPROM либо выбор кнопки Configure для конфигурации устройства с памятью типа SRAM (FLEX).

При запуске системы MAX+PLUS II автоматически открывается её Главное окно, меню которого охватывают все приложения системы MAX+PLUS II.

На рисунке 2.1 представлено Главное окно пакета MAX+PLUS II:

Рисунок 2.1 – Главное окно системы MAX+PLUS II

В верхней части окна отображается имя проекта и текущего файла проекта. Затем следует строка меню, под ней панель основных инструментов системы, обеспечивающая быстрый вызов её компонентов. В нижней части окна располагается строка подсказки.

ПО системы MAX+PLUS II содержит 11 приложений и главную управляющую программу. Различные приложения, обеспечивающие создание проекта, могут быть активизированы мгновенно, что позволяет пользователю переключаться между ними щелчком мыши или с помощью команд меню. В это же время может работать одно из фоновых приложений, например, компилятор, симулятор, анализатор синхронизации и программатор. Одни и те же команды разных приложений работают одинаково, что облегчает задачу разработки логического дизайна проекта.

Окно любого приложения можно свернуть до пиктограммы, не закрывая приложения, а затем снова развернуть его. Это позволяет работать эффективно, не загромождая рабочий экран.

Вызов компонентов системы удобно производить через окно меню MAX+PLUS II, представленное на рисунке 2.2

Рисунок 2.2 – Окно меню MAX+PLUS II

В таблице 2.1 приведено описание приложений.

Таблица 2.1 – Описание приложений САПР MAX+PLUS II

Приложение	Выполняемая функция
1	2
Hierarchy Display	Обзор иерархии – отображает текущую иерархическую структуру файлов в виде дерева с ветвями, представляющими собой подпроекты
Graphic Editor	Графический редактор – позволяет разрабатывать схемный логический проект в формате реального отображения на экране WYSIWYG

продолжение таблицы 2.1

1	2
Symbol Editor	Символьный редактор – позволяет редактировать существующие символы и создавать новые
Text Editor	Текстовый редактор – позволяет создавать и редактировать текстовые файлы логического дизайна, написанные на языках AHDL, VHDL, Verilog HDL
Waveform Editor	Сигнальный редактор – выполняет двойную функцию: инструмент для рахработки дизайна и инструмент для ввода тестовых векторов и наблюдения результатов тестирования
Floorplan Editor	Поуровневый планировщик – позволяет графическими средствами делать назначения контактам устройства и ресурсов логических элементов
Compiler	Компилятор – обрабатывает графические проекты
Simulator	Симулятор – позволяет тестировать логические операции и внутреннюю синхронизацию проектируемой логической цепи
Timing Analyzer	Временной анализатор – анализирует работу проектируемой логической цепи после того, как она была синтезирована и оптимизирована компилятором
Programmer	Программатор – позволяет программировать, конфигурировать, проводить верификацию и тестировать ПЛИС фирмы ALTERA

продолжение таблицы 2.1

Message Processor

Генератор сообщений – выдает на экран сообщения об ошибках, предупреждающие и информационные сообщения

Перед тем как начать работать в системе MAX+PLUS II, следует понять разницу между файлами проекта, вспомогательными файлами и проектами.

Файл проекта — это графический, текстовый или сигнальный файл, созданный с помощью графического или сигнального редакторов системы MAX+PLUS II или в любом другом, использующем промышленные стандарты, схемном или текстовом редакторе либо при помощи программы netlist writer, имеющейся в пакетах, поддерживающих EDIF, VHDL и Verilog HDL. Этот файл содержит логику для проекта MAX+PLUS II и обрабатывается компилятором. Компилятор может автоматически обрабатывать следующие файлы проекта:

─ графические файлы проекта (.gdf);

─ текстовые файлы проекта на языке AHDL (.tdf);

─ сигнальные файлы проекта (.wdf);

─ файлы проекта на языке VHDL (.vhd);

─ файлы проекта на языке Verilog (.v);

─ схемные файлы OrCAD (.sch);

─ входные файлы EDIF (edf);

─ файлы формата Xilinx Netlist (.xnf);

─ файлы проекта Altera (.adf);

─ файлы цифрового автомата (.smf).

Вспомогательные файлы – это файлы, связанные с проектом MAX+PLUS II, но не являющиеся частью его иерархического дерева. Большинство таких файлов не содержит логики проекта. Некоторые из них создаются автоматически приложением системы MAX+PLUS II, другие – пользователем. Примерами вспомогательных файлов являются файлы назначений и конфигурации (.acf), символьные файлы (.sym), файлы отчета (.rpt) и файлы тестовых векторов (.vec).

Проект состоит из всех файлов иерархической структуры проекта, в том числе вспомогательных и выходных файлов. Именем проекта является имя файла проекта верхнего уровня без расширения. Система MAX+PLUS II выполняет компиляцию, тестирование, анализ синхронизации и программирование сразу целого проекта, хотя пользователь может в это время редактировать файлы этого проекта в рамках другого

проекта.

Рисунок 2.3 – Иерархия проекта в MAX+Plus II

В иерархической структуре проекта на любом уровне допускается смешанное использование файлов с расширениями “.gdf .tdf .vhd .v .edf .sch”. Однако файлы с расширением “.wdf .xnf .adf .smf ” должны быть либо на самом нижнем иерархическом уровне проекта, либо быть единственными.

Для каждого проекта желательно создавать отдельный подкаталог в рабочем каталоге системы MAX+PLUS II.

В системе MAX+PLUS II легко доступны все инструменты для создания проекта. Разработка проекта ускоряется за счёт имеющихся стандартных функций, в том числе примитивов, мегафункций, библиотеки параметризованных модулей (LPM) и макрофункций устаревшего типа микросхем 74 серии.

В системе MAX+PLUS II есть три редактора для разработки проекта: графический, текстовый и сигнальный, а также два вспомогательных редактора: поуровневый планировщик и символьный редактор. Схемные файлы проекта создаются в графическом редакторе MAX+PLUS II. Можно также открыть, редактировать и сохранять схемы, созданные схемным редактором OrCAD.

Проекты на языках AHDL, VHDL и Verilog HDL создаются в текстовом редакторе MAX+PLUS II или любом другом текстовом редакторе.

Сигнальные проекты создаются в сигнальном редакторе MAX+PLUS II.

Файлы формата EDIF и Xilinx, разработанные другими стандартными инструментами системы EDA, могут быть импортированы в среду MAX+PLUS II.

Схемные и тестовые файлы, созданные в системе MAX+PLUS II (под ДОС) и программных пакетах фирмы Altera A+PLUS и SAM+PLUS могут быть интегрированы в среде MAX+PLUS II.

Назначения физических ресурсов для любого узла или контакта в текущем проекте могут быть введены в графическую среду с помощью поуровневого планировщика.

Во всех приложениях MAX+PLUS II есть возможность с помощью команд из меню Assign (Назначить) вводить, редактировать и удалять типы назначений ресурсов, устройств и параметров, которые управляют компиляцией проекта. На рисунке 2.4 представлены команды меню Assign.

Рисунок 2.4 – Меню назначений проекта Assign

Пользователь может делать назначения для текущего проекта независимо от того, открыт ли какой-нибудь файл проекта или окно приложений. Система MAX+PLUS II сохраняет информацию для проекта в файле с расширением .acf. Изменения назначений, сделанные в окне поуровневого планировщика, также сохраняются в файле ACF.

Следующие функции являются общими для всех приложений MAX+PLUS II: назначение устройств, ресурсов и зондов; сохранение предыдущей версии; глобальные опции устройства в проекте; глобальные параметры проекта; глобальные требования к временным параметрам проекта; глобальный логический синтез проекта.

Ресурс является частью устройства, как, например контакт или логический элемент, который выполняет конкретное, определённое пользователем задание. Управление компиляцией проекта и его временными параметрами осуществляется с помощью различных назначений (Assign).Доступны следующие типы назначений:

Clique assignment (Назначение клики) задаёт, какие логические функции должны оставаться вместе в одном и том же блоке логической структуры LAB, блоке ячеек памяти EAB, в одном ряду или устройстве.

Chip assignment (Назначение кристалла) задаёт, какие логические функции должны быть реализованы в одном и том же устройстве в случае разделения проекта на несколько устройств.

Pin assignment (Назначение контакта) назначает вход или выход одной логической функции конкретному контакту или нескольким контактам чипа.

Location assignment (Назначение ячейки) назначает единственную логическую функцию конкретной ячейке чипа.

Probe assignment (Назначение зонда) присваивает уникальное имя входу или выходу логической функции.

Connected pin assignment (Назначение соединенных контактов) задаёт внешнее соединение двух или более контактов на схеме пользователя.

Local routing assignment (Назначение местной разводки) присваивает коэффициент разветвления по выходу узла логическому элементу, находящемуся в том же блоке LAB, что и узел, или в соседнем LAB, прилежащем к узлу, с использованием общих местных разводок.

Device assignment (Назначение устройства) назначает тип ПЛИС, на которой реализуется проект.

Logic option assignment (Назначение логической опции) управляет логическим синтезом отдельных логических функций во время компиляции с применением стиля логического синтеза.

Timing assignment (Назначение временных параметров) управляет логическим синтезом и подгонкой отдельных логических функций для получения требуемых характеристик для времени задержки tPD
(вход – неподрегистренный выход), tCO
(синхросигнал – выход), tSU
(синхросигнал – время установки), fMAX
(частота синхросигнала).

Можно определить глобальные опции устройства для компилятора, чтобы он использовал их для всех устройств при обработке проекта. Для резервирования дополнительных возможностей на будущее можно задать процентное соотношение контактов и логических элементов, которые должны оставаться неиспользованными во время текущей компиляции.

С использованием команды Global Project Parameters можно задать имена и глобальные установки, которые будут использованы компилятором для параметров всех параметризованных функций в проекте.

При помощи команды Global Project Timing Requirements можно ввести глобальные требования по синхронизации для проекта, задавая общие характеристики для времени задержки tPD
(вход – нерегистрируемый выход), tCO
(синхросигнал – выход), tSU
(синхросигнал – время установки), fMAX
(частота синхросигнала).

Команда Global Project Logic Synthesis позволяет сделать глобальные установки для компилятора в части логического синтеза проекта.

Все пять редакторов MAX PLUS II и три редактора создания дизайна (графический, текстовый и сигнальный) имеют общие функции, такие как, например, создание, сохранение и открытие файла. Кроме того, приложения редактора MAX PLUS II имеют следующие общие функции:

─ создание файлов символов и файлов с прототипами функций (Include-файлы), (symbol and include file generator);

─ поиск узлов (node location);

─ траверз иерархического дерева (hierarchy traversal);

─ всплывающие окна меню, зависящего от контекста (contextsensitive menu commands);

─ временной анализ (Timing Analysis);

─ поиск и замена фрагментов текста (Find and Replace Text);

─ отмена последнего шага редактирования, его возвращения, вырезка, копирование, вставка и удаление выбранных фрагментов, обмен фрагментами между приложениями MAX PLUS II или приложениями Windows (Undo, Cut, Copy, Paste & Delete);

─ печать (print).

Графический редактор (Graphic Editor) обеспечивает проектирование в реальном формате изображения (WYSIWIG). Графические файлы проекта (.gdf) или схемные файлы OrCAD (.sch), созданные в данном графическом редакторе, могут включать любую комбинацию символов примитивов, мегафункций и макрофункций. Символы могут представлять собой любой тип файла проекта (.gdf .sch .tdf .vhd .v .wdf .edf .xnf .adf .smf).

Рисунок 2.5 – Окно графического редактора

Инструмент выбора (“стрелка”) облегчает разработку дизайна. Он позволяет двигать и копировать объекты, а также вводить новые символы. Если переместить его на контакт или конец линии, он автоматически преобразуется в инструмент рисования ортогональных линий. Если им щелкнуть на тексте, он автоматически преобразуется в инструмент редактирования текста.

Символы соединяются сигнальными линиями или линиями шин (bus), которые представляют собой несколько логически сгруппированных узлов. Узлом называется именованный вход или выход логического примитива, макро- или мегафункции. Если присвоить узлу имя, то его можно соединить с другими узлами или символами только по имени. Шины соединяются по имени, но возможно и их графическое соединение.

Пользователь может переопределить порты, используемые в каждом отдельном примере символа мега- или макрофункции, а также инвертировать их. При этом, для указания инвертированного порта появляется кружок, обозначающий инверсию.

Можно выбрать несколько объектов. В прямоугольной области и редактировать их вместе или по отдельности. При перемещении выбранной области сигнальные связи сохраняются.

Для каждого символа можно просматривать назначения зондов, выводов, расположения, чипов, клик, временных параметров, местную трассировку, логические опции и назначения параметров. Для облегчения тестирования можно также создать назначения групп выводов, которые будут определять соединения внешнего устройства между выводами.

Поставляемые фирмой Altera примитивы, мега- и макрофункции сокращают время разработки дизайна. Пользователь может также создавать свои собственные библиотеки функций. При редактировании символа или восстановлении его по умолчанию можно автоматически создавать выбранные примеры или все примеры этого символа в файле в графическом редакторе.

Графический редактор обеспечивает ряд других возможностей. Например, можно увеличивать или уменьшать масштаб отображения на экране и увидеть дизайн целиком или какую-либо его деталь. Можно выбирать гарнитуру и размер шрифта, задавать стили линий, устанавливать и отображать направляющие. Можно копировать, вырезать, вставлять и удалять выбранные фрагменты; получать зеркальное отображение (вертикальное или горизонтальное); поворачивать выделенные фрагменты на 90, 180 или 270 градусов; задавать размер и ориентацию текущего листа схемы по вертикали и горизонтали.

Символьный редактор (Symbol Editor) позволяет просматривать, создавать и редактировать символ. Символьный файл имеет то же имя, что и проект, и расширение “.sym”. Команда Create Default Symbol меню File, которая есть в графическом, текстовом и сигнальном редакторах, создает символ для любого файла проекта.

Рисунок 2.6 – Окно символьного редактора

Символьный редактор обладает следующими характеристиками:

─ можно переопределить символ, представляющий файл проекта;

─ создавать и редактировать выводы и их имена, используя входные, выходные и двунаправленные выводы, а также задавать варианты ввода символа в файл графического редактора: с отображением на экране имён выводов или без отображения, с отображением полного или сокращённого имени. Таким образом, полное имя порта и имя, отображаемое в файле в окне графического редактора, могут быть разными;

─ имена выводов автоматически дублируются за границу символа. Редактированию подлежат только имена внутри границы символа. Имена снаружи нельзя менять, они просто иллюстрируют соединение выводов;

─ задать значения параметров и их значения по умолчанию;

─ сетка и направляющие помогают выполнить точное выравнивание объектов;

─ в символе можно вводить комментарии, которые также появятся при вводе символа в файл в графическом редакторе.

Текстовый редактор (Text Editor) является инструментом для создания текстовых файлов проекта на языках описания аппаратуры: AHDL (.tdf), VHDL (.vhd), Verilog HDL (.v). В этом текстовом редакторе можно работать также с произвольным файлом формата ASCII. Все перечисленные файлы проекта можно создавать в любом текстовом редакторе, однако данный редактор имеет встроенные возможности ввода файлов проекта, их компиляции и отладки с выдачей сообщений об ошибках и их локализацией в исходном тексте или в тексте вспомогательных файлов; кроме того, существуют шаблоны языковых конструкций для AHDL, VHDL и Verilog HDL, выполнено окрашивание синтаксических конструкций. В данном редакторе можно вручную редактировать файлы назначений и конфигурации (.acf), а также делать установки конфигурации для компилятора, симулятора и временного анализатора.

Пользуясь данным текстовым редактором, можно создавать тестовые векторы (.vec), используемые для тестирования, отладки функций и при вводе сигнального проекта. Можно также создавать командные файлы (.cmd — для симулятора и .edc — для EDIF), а также макробиблиотеки (.lmf).

Рисунок 2.7 – Окно текстового редактора

В текстовом редакторе MAX PLUS II обеспечивается контекстная справка.

Сигнальный редактор (Waveform Editor) служит инструментом создания описания проекта, ввода тестовых векторов и просмотра результатов тестирования. Пользователь может создавать сигнальные файлы проекта (.wdf), которые содержат временные диаграммы, описывающие логику работы проекта, а также файлы каналов тестирования (.scf), которые содержат входные вектора для тестирования и функциональной отладки. Разработка описания проекта в сигнальном редакторе является альтернативой его созданию в графическом или текстовом редакторах. Здесь можно графическим способом задавать комбинации входных логических уровней и требуемых выходов. Созданный таким образом файл WDF может содержать как логические входы, так и входы цифрового автомата, а также выходы комбинаторной логики, счётчиков и цифровых автоматов. Способ разработки дизайна в сигнальном редакторе лучше подходит для цепей с чётко определёнными последовательными входами и выходами, то есть для цифровых автоматов, счётчиков и регистров.

С помощью сигнального редактора можно легко преобразовывать временные диаграммы сигналов целиком или частично, создавая и редактируя узлы и группы. Простыми командами можно создавать файл таблицы ASCII-символов (.tbl) или импортировать файл тестовых векторов в формате ASCII (.vec) для создания файлов тестируемых каналов SCF и сигнального дизайна WDF. Можно также сохранить файл WDF как SCF для проведения тестирования или преобразовать SCF в WDF для использования его в качестве файла проекта.

Рисунок 2.8 – Окно сигнального редактора

Сигнальный редактор имеет следующие отличительные черты:

─ можно создать или отредактировать узел для получения типа I/O (вход/выход), который представляет собой входной или выходной контакт или “замурованную” логику;

─ при разработке WDF можно задать тип логики, которая делает каждый узел контактом, причём входным, регистровым, комбинаторным или цифровым автоматом;

─ задать значения по умолчанию в логическом узле для активного логического уровня: высокий (1), неопределённый (X) или с высоким импедансом (Z), а также имя состояния по умолчанию в узле типа цифрового автомата;

─ для упрощения создания тестового вектора можно легко добавить в файл тестируемых каналов SCF несколько узлов или все из информационного файла симулятора (.snf), существующего для полностью откомпилированного и оптимизированного проекта;

─ можно объединять от 2 до 256 узлов для создания новой группы (шины) или разгруппировывать объединённые ранее в группу узлы. Можно также объединять группы с другими группами. Значение группы может быть отображено в двоичной, десятичной, шестнадцатеричной или восьмеричной системе счисления с преобразованием (или без) в код Грэя;

─ можно копировать, вставлять, перемещать или удалять выбранную часть (“интервал”) сигнала, а также весь узел или группу (то есть имя узла или группы плюс форму сигнала). Одной операцией можно отредактировать несколько интервалов, целые формы сигналов, а также целые узлы и группы. Копии целых узлов и групп связаны, так что редакционные правки одной копии отражаются во всех копиях. Можно также инвертировать, вставлять, переписывать, повторять, расширять или сжимать интервал формы сигнала любой длины с любым логическим уровнем, тактовым сигналом, последовательностью счёта или именем состояния;

─ задать и, по желанию, отображать на экране сетку для выравнивания переходов между логическими уровнями либо до их создания, либо после;

─ в любом месте файла можно вводить комментарии между формами сигнала;

─ менять масштаб отображения;

─ для облегчения тестирования можно сделать наложение любых выходов в текущем файле или наложить второй файл сигнального редактора для сравнения сигналов его узлов и групп с соответствующими сигналами текущего файла.

Поуровневый планировщик (Floorplan Editor) предназначен для назначения ресурсов физических устройств и просмотра результатов разводки, сделанных компилятором. В окне поуровневого планировщика могут быть представлены два типа изображения:

─ Device View (Вид устройства) показывает все контакты устройства и их функции;

─ LAB View (Вид логического структурного блока) показывает внутреннюю часть устройства, в том числе все логические структурные блоки (LAB) и отдельные логические элементы.

После выполнения всех назначений и задания проекта приступают к его компиляции. Сначала компилятор извлекает информацию об иерархических связях между файлами проекта и проверяет проект на простые ошибки ввода описания проекта. Он создаёт организационную карту проекта и затем, комбинируя все файлы проекта, превращает их в базу данных без иерархии, которую может эффективно обрабатывать.

Рисунок 2.9 – Окно поуровневого планировщика (LAB View)

Компилятор применяет разнообразные способы увеличения эффективности проекта и минимизации использования ресурсов устройства. Если проект слишком большой, чтобы быть реализованным в одном устройстве, компилятор может автоматически разбить его на части для реализации в нескольких устройствах того же самого семейства ПЛИС, при этом число соединений между устройствами минимизируется. В файле отчёта (.rpt) затем будет отражено, как проект будет реализован в одном или нескольких устройствах.

Кроме того, компилятор создает файлы программирования или загрузки, используемые программатором системы MAX+PLUS II или другим, для программирования одного или нескольких устройств.

Несмотря на то, что компилятор может автоматически компилировать проект, существует возможность задать обработку проекта в соответствии с точными указаниями разработчика. Например, можно задать стиль логического синтеза проекта по умолчанию и другие параметры логического синтеза в рамках всего проекта, что позволит провести логический синтез в соответствии с частными потребностями. Кроме того, можно ввести требования по синхронизации в рамках всего проекта, точно задать разбиение большого проекта на части для реализации в нескольких устройствах и выбрать варианты параметров устройств, которые будут применены для всего проекта в целом. Можно также выбрать, сколько выводов и логических элементов должно быть оставлено неиспользованными во время текущей компиляции, чтобы зарезервировать их для последующих модификаций проекта.

Рисунок 2.10 – Окно компилятора с редактором сообщений

Компилятор автоматически обрабатывает все входные файлы текущего проекта. Процесс компиляции можно наблюдать в окне компилятора в следующем виде:

─ опустошаются и переворачиваются песочные часы, что указывает на активность компилятора;

─ высвечиваются прямоугольники модулей компилятора по очереди, по мере того как компилятор завершает каждый этап обработки;

─ под прямоугольником модуля компилятора появляется пиктограмма выходного файла, сгенерированного данным модулем. Для открытия соответствующего файла следует дважды щёлкнуть левой кнопкой мыши по пиктограмме;

─ процент завершения компиляции постепенно увеличивается (до 100%), что отражается также растущим прямоугольником “градусник”;

─ во время разбиения и монтажа кнопка компилятора Stop превращается в кнопку Stop/Show Status (Стоп/Показать состояние), которую можно выбрать для открытия диалогового окна, в котором отражается текущее состояние разбиения и монтажа проекта;

─ при обнаружении в процессе компиляции каких-либо ошибок или возможных проблем автоматически открывается окно обработчика сообщений (Message Processor), в котором отображается список сообщений об ошибке, предупреждающих и информационных сообщений, а также сразу даётся справка по исправлению ошибки. Кроме того, возможно определить источники сообщений в файлах проекта или в его поуровневом плане назначений.

─ Компилятор системы MAX+PLUS II обрабатывает проект, используя следующие модули и утилиты:

─ экстрактор списка цепей (Compiler Netlist Extractor), включающий встроенные программы чтения форматов EDIF, VHDL, Verilog и XNF;

─ построитель базы данных (Database Builder);

─ логический синтезатор (Logic Synthesizer);

─ разделитель (Partitioner);

─ трассировщик (Fitter);

─ экстрактор для функционального тестирования (Functional SNF Extractor);

─ экстрактор для тестирования временных параметров (Timing SNF Extractor);

─ экстрактор для тестирования компоновки (Linked SNF Extractor);

─ программа записи выходного файла в формат EDIF (EDIF Netlist Writer);

─ программа записи выходного файла в формат Verilog (Verilog Netlist Writer);

─ программа записи выходного файла в формат VHDL (VHDL Netlist Writer);

─ модуль ассемблера (Assembler);

─ утилита диагностики проекта (Design Doctor Utility).

Модуль экстрактора форматов (Compiler Netlist Extractor) преобразует каждый файл проекта в один или несколько двоичных файлов с расширением .cnf (compiler netlist file). Поскольку компилятор подставляет значения всех параметров, используемых в параметризованных функциях, содержимое файла CNF может меняться последовательной компиляции, если значения параметров меняются. Данный модуль создаёт также файл иерархических взаимосвязей (.hif) (hierarchy interconnect file), в котором документируются иерархические связи между файлами проекта, а также содержится информация, необходимая для показа иерархического дерева проекта в окне “Hierarchy Display”. Кроме того, данный модуль создаёт файл базы данных узлов (.ndb) (node database), в котором содержатся имена узлов проекта для базы данных назначений ресурсов.

Модуль построителя базы данных (Database Builder) использует файл иерархических связей HIF для компоновки созданных компилятором файлов CNF, в которых содержится описание проекта. На основании данных об иерархической структуре проекта данный модуль копирует каждый файл CNF в одну базу данных без иерархической структуры. Таким образом, эта база данных сохраняет электрическую связность проекта.

Модуль логического синтезатора (Logic Synthesizer) применяет ряд алгоритмов, которые уменьшает использование ресурсов и убирают дублированную логику, обеспечивая тем самым максимально эффективное использование структуры логического элемента для архитектуры целевого семейства устройств. Данный модуль компилятора применяет также способы логического синтеза для требований пользователя по временным параметрам и др. Кроме того, логический синтезатор ищет логику для несоединённых узлов. Если он находит неприсоединённый узел, он убирает все примитивы, относящиеся к этому узлу.

Если проект не помещается при монтаже в одно устройство, модуль Partitioner (разделитель) разделяет базу данных на несколько ПЛИС одного и того же семейства, стараясь при этом разделить проект на минимально возможное число устройств. Разбиение проекта происходит по границам логических элементов, а число выводов, используемое для сообщения между устройствами, минимизируется.

Используя базу данных, обновлённую модулем разбиения, модуль трассировки (Fitter) приводит в соответствие требования проекта с известными ресурсами одного или нескольких устройств. Он назначает каждой логической функции расположение реализующего её логического элемента и выбирает соответствующие пути взаимных соединений и назначений выводов. Данный модуль пытается согласовать назначения ресурсов, то есть выводов, логических элементов, элементов ввода/вывода, ячеек памяти, чипов, клик, устройств, местной трассировки, временных параметров и назначения соединения выводов из файла назначений и конфигурации (.acf) (Assignment & Configuration File), с имеющимися ресурсами. Модуль имеет параметры, позволяющие определить способы трассировки, например автоматическое введение логических элементов или ограничение коэффициента объединения по входу. Если трассировка не может быть выполнена, то выдаётся сообщение, предлагающее выбор, игнорировать некоторые или все назначения либо прекратить компиляцию. Независимо от того, завершена ли полная трассировка проекта, данный модуль генерирует файл отчёта (.rpt) (report file), в котором документируется информация о разбиении проекта, именах входных и выходных контактов, временных параметрах проекта и неиспользованных ресурсах для каждого устройства в проекте. Возможно включить в файл отчёта разделы, показывающие назначения пользователя, файловую иерархию, взаимные соединения логических элементов и уравнения, реализованные в логических элементах.

Компилятор также автоматически создаёт файл трассировки (.fit), в котором документируются назначения ресурсов и устройств для всего проекта, а также информация о трассировке. Существует возможность дать указание модулю трассировщика сгенерировать выходные текстовые файлы проекта на языке AHDL (.tdo).

Экстрактор для функционального тестирования (Functional SNF Extractor) создаёт файл для функционального тестирования (.snf) Компилятор генерирует этот файл перед синтезом проекта, поэтому он содержит все узлы, присутствующие в первоначальных файлах проекта. Этот функциональный файл SNF не содержит информации о временных параметрах. Его генерация возможна только в случае, если компиляция проекта произошла без ошибок.

Экстрактор для тестирования временных параметров (Timing SNF Extractor) создаёт файл для тестирования временных параметров (,snf), который содержит данные о временных параметрах проекта.

Экстрактор для тестирования компоновки (Linked SNF Extractor) создаёт файл (.snf) для тестирования компоновки нескольких проектов. Такой файл SNF комбинирует информацию из файлов SNF двух типов: для тестирования временных параметров и функционального тестирования, которые были сгенерированы для этих нескольких проектов по отдельности. Скомпонованные проекты могут использовать устройства, принадлежащие разным семействам.

Программа записи в формат EDIF (EDIF Netlist Writer). Компилятор MAX+PLUS II может взаимодействовать с большинством стандартных программных средств САПР, которые могут читать файлы стандартного формата EDIF 200 или 300. Данный модуль компилятора, содержащий программу записи в формат EDIF, создаёт один или несколько выходных файлов в формате EDIF (.edo), содержащих информацию о функциях и временных параметров, полученную после проведения синтеза.

Программа записи в формат Verilog (Verilog Netlist Wtiter). Необязательный модуль, программа записи в формат Verilog. Генерирует выходные файлы с расширением .vo, содержащие информацию о функциях и временных параметрах, полученную после проведения синтеза.

Программа записи в формат VHDL (VHDL Netlist Writer). Необязательный модуль компилятора с программой записи в формат VHDL генерирует один или несколько выходных файлов (.vho) на языке VHDL с синтаксисом 1987 или 1993, содержащих информацию о функциях и временных параметрах, полученную после проведения синтеза. Выходные файлы на языках описания аппаратуры можно использовать при верификации проекта с использованием внешнего симулятора.

Модуль ассемблера (Assembler). Модуль ассемблера преобразует назначения логических элементов, выводов и устройств, сделанные модулем трассировки Fitter, в программный образ для устройства в виде одного или нескольких двоичных объектных файлов для программатора (.pof), для некоторых устройств компилятор также генерирует ASCII-файлы JEDEC (.jed), содержащие информацию для программатора, конфигурационные ASCII-файлы (.ttf) и ASCII-файлы формата Intel (.hex).

Утилита диагностики проекта (Design Doctor Utility). Необязательная утилита диагностики проекта проверяет логику каждого файла проекта для выявления элементов, которые могут вызвать проблемы надёжности на системном уровне. Существует возможность выбора одного из трёх предварительно определённых наборов правил разработки проекта с разными уровнями. Кроме того, возможно разработать свой собственный свод правил разработки дизайна.

Для верификации проекта в системе MAX+PLUS II используется три приложения: симулятор (Simulator), анализатор временных параметров (Timing Analyzer) и сигнальный редактор (Waveform Editor).

Перед тестированием проект компилируется с генерацией файла (.snf) для функционального тестирования и тестирования временных параметров.

Симулятор тестирует логические операции и внутреннюю синхронизацию проекта, позволяя пользователю моделировать проект.

Рисунок 2.11 – Симулятор MAX+PLUS II

В качестве источника входных векторов используется либо графический сигнальный файл каналов тестирования (.scf), либо текстовый ASCII-файл (.vec). Для проектов, работающих с памятью, можно задать некое исходное содержимое памяти в файлах шестнадцатеричного формата (Intel) с расширением .hex или в файлах инициализации памяти с расширением .mif. Сигнальный редактор может автоматически создавать файл SCF (Simulator Channel File) по умолчанию, который пользователь может редактировать с целью получения нужных ему тестовых входных векторов. Если вместо этого используется текстовый ASCII-файл векторов, сигнальный редактор автоматически генерирует из него файл каналов тестирования SCF. Симулятор позволяет проверить выходные значения, получаемые в ходе тестирования, по выходам, содержащимся в файле SCF.

Используя различные опции симулятора можно контролировать проект на появление сбоев (glitches), а также нарушение установочных параметров и временных задержек. После тестирования можно открыть обновлённый SCF файл в сигнальном редакторе или сохранить полученные выходные значения в табличном файле (.tbl) и просмотреть его затем в текстовом редакторе. Если компилятор сгенерирует файл SCF для функционального тестирования, то при функциональном тестировании можно смоделировать все узлы проекта. При функциональном тестировании симулятор игнорирует все задержки распространения. Поэтому в файле SCF для функционального тестирования нет задержек, выходные логические уровни изменяются одновременно со входными векторами. Файл SNF для тестирования временных временных параметров компилятор генерирует после того как проведены полный синтез и оптимизация проекта. Поэтому этот файл содержит только те узлы, которые не были уничтожены в процессе логического синтеза.

Из этого файла симулятор берёт информацию об аппаратной части, которая была собрана из файлов моделей устройств (.dmf), имеющихся в комплекте системы MAX+PLUS II.

Если проект был разбит на несколько устройств, компилятор создаёт файл SNF для проекта в целом и для каждого устройства. Однако тестирование временных параметров осуществляется только для проекта в целом.

При создании файла SNF для тестирования компоновки нескольких проектов компилятор комбинирует файлы SNF для функционального тестирования и/или файлы для тестирования временных параметров нескольких отдельных проектов. Отдельные “подпроекты” в компоновочном SNF файле могут быть предназначены для устройств разных семейств. Кроме того, поскольку файлы SNF для функционального тестирования создаются до окончания полной компиляции, можно ввести подпроекты, которые представляют логику, не реализованную в устройстве фирмы Altera.

Компоновочный файл SNF можно использовать для тестирования на уровне платы. Кроме того, если он содержит только информацию о временных параметрах, его можно использовать для прогона временного анализатора системы MAX+PLUS II.

Симулятор позволяет выполнить следующие задачи:

─ задать ожидаемые логические уровни на выходе, которые можно сравнить с результатами тестирования;

─ смоделировать отдельные узлы или узлы, объединённые в группы. Можно комбинировать биты цифрового автомата в проекте, моделировать их как группу и обращаться к ним по имени состояния;

─ определить временной интервал, представляющий собой дрожание фронта импульса или сбой, и проанализировать проект на наличие обоих этих условий или одного из них;

─ контролировать наличие в проекте нарушений начальных установок регистров и временных задержек;

─ регистрировать действительные значения выходов устройств вместо моделированных;

─ проводить функциональное тестирование. Можно проверить, являются ли смоделированные выходные значения функционально эквивалентными реальным выходам устройств;

─ задавать условия точки останова, которые заставляют симулятор делать паузу при их реализации в процессе тестирования;

─ составлять перечень имён и логических уровней любой комбинации узлов и групп и инициализировать логические уровни узла или группы перед тестированием;

─ инициализировать содержимое блоков памяти RAM (ОЗУ) или ROM (ПЗУ) перед тестированием;

─ сохранять инициализированные значения узлов и групп, в том числе инициализированное содержимое памяти, в файле инициализации симулятора (.sif) или перегружать инициализированные значения, хранящиеся в файле;

─ регистрировать команды симулятора в текстовом файле протокола испытаний (.log) того же формата, что и командный файл (.cmd), используемый при тестировании в автоматическо

м режиме, а затем использовать этот файл LOG для повторения этого цикла тестирования.

Загрузка готового проекта в ПЛИС или конфигурационное ПЗУ выполняется с помощью программатора (Programmer).

2.2 Лабораторная работа №1: "Графический ввод схемы устройства и функциональная симуляция с использованием САПР MAX+PLUS II"

Цель и содержание работы: В данной работе изучается графический редактор и осуществляется ввод в систему MAX+plusII принципиальной схемы комбинационного устройства, описанного булевым уравнением. После этого выполняется трансляция проекта, с помощью редактора логико-временных диаграмм формируется последовательность входных тестовых векторов и осуществляется симуляция (логическое моделирование). В результате система MAX+plusII формирует диаграмму состояний для выходов устройства, анализируя которую совместно с таблицей истинности, можно сделать заключение о правильности функционирования разработанного устройства.

2.2.1 Запуск системы MAX+plusII

Запуск САПР осуществляется из стартового меню Windows командой MAX+plus II 9.6 BASELINE, которая находится в группе MAX+plusII.

2.2.2 Создание нового проекта

Процедура разработки нового проекта (project) начинается с задания имени файла проекта верхнего уровня (Top of hierarchy) в качестве имени проекта (Project name).

Для задания имени файла проекта верхнего уровня нужно выбрать Project из меню File. При нажатии на Project открывается окно со списком команд. Здесь нужно выбрать пункт Name. Эта команда открывает окно диалога Project Name (рисунок 2.12).

Рисунок 2.12 – Создание нового проекта

Здесь требуется выполнить следующее:

─ выбрать место расположения создаваемого проекта;

─ указать имя проекта.

В результате этого в выбранной папке создаётся файл назначений и конфигурации с расширением .acf. В этом файле содержатся все типы назначений ресурсов, зондов (Probes) и устройств (Devices) также как и конфигурационные установки (Assign) для компилятора, симулятора и временного анализатора.

2.2.3 Проектирование цифрового устройства

Проектирование цифрового устройства начинается с создания нового файла (design file) проекта или иерархической структуры нескольких файлов проекта с использованием редакторов разработки проекта в системе MAX+plus II, т.е. графического, текстового и сигнального редакторов.

Спроектируем устройство заданное упрощённым булевым выражением:

.

Чтобы спроектировать данное устройство, используем стандартные логические элементы: четыре элемента NOT, семь элементов AND и один элемент OR. Т.к. в библиотеке примитивов MAX+plus II нет семивходового элемента OR создадим его сами, используя MegaWizard Plug-In Manager.

2.2.4 Создание элемента в MegaWizard Plug-In Manager.

Выбираем MegaWizard Plug-In Manager из меню File. В появившемся окне нужно поставить галочку напротив Create a new custom megafunction variation и нажать Next.

Рисунок 2.13 – Первый шаг в создании мегафункции

В следующем окне требуется выбрать мегафункцию, на базе которой будет создан новый элемент, язык описания выходного файла и его имя.

Выберем в разделе Схемы (Gates) мегафункцию LPM_OR и выходной файл – AHDL. Назовём мегафункцию or7.

Рисунок 2.14 – Второй шаг в создании мегафункции

Нажав Next – попадём на третью страницу создания мегафункции.

Рисунок 2.15 – Третий шаг в создании мегафункции

В этом окне нужно выбрать количество входов для данных, ширину входных данных (в битах), а также можно задать отображение выводов как шин и сделать размеры символа как можно меньше.

Укажем количество входов – 7, ширину входных данных – 1 бит.

Нажав на кнопку Finish – закончим создание мегафункции. Если нажать на Next, то можно увидеть какие файлы были созданы для данной мегафункции и закончить работу.

2.2.5 Создание исходных данных для проектирования устройства.

Сначала нужно нарисовать принципиальную схему в графическом редакторе Graphic Editor MAX+plus II. Исходя из приведённого булева выражения получается схема (рисунок 2.16).

Рисунок 2.16 – Принципиальная схема устройства

Запускается Graphic Editor из меню MAX+plus II. Рисуем принципиальную схему, используя библиотеку символов MAX+plus II, которая открывается по двойному нажатию левой кнопки мыши (рисунок 2.17).

Рисунок 2.17 – Выбор символов

В результате получаем графический файл проекта project.gdf (рисунок 2.18).

Рисунок 2.18 – Окно графического редактора со схемой

Теперь, когда схема нарисована, можно подать на её входы сигналы. Подадим сигналы в соответствии с таблицей истинности, полученной из булева выражения. Таблица 2.2 – Таблица истинности

Входы				Выход
D	C	B	A	Y
0	0	0	0	1
0	0	0	1	0
0	0	1	0	0
0	0	1	1	1
0	1	0	0	0
0	1	0	1	0
0	1	1	0	1
0	1	1	1	0
1	0	0	0	0
1	0	0	1	1
1	0	1	0	1
1	0	1	1	0
1	1	0	0	1
1	1	0	1	0
1	1	1	0	0
1	1	1	1	1

Используя сигнальный редактор (Waveform Editor) MAX+plus II задаём входные сигналы (A, B, C, D)и обозначаем выход схемы (Y) (рисунок 2.19).

Рисунок 2.19 – Окно сигнального редактора с входными сигналами

2.2.6 Компиляция проекта

Таким образом мы задались входными данными. Теперь можно начать процесс реализации данного устройства на ПЛИС фирмы Altera.

Сначала выполним компиляцию проекта. Для этого выберем на инструментальной панели пиктограмму Compiler. В компиляторе, в меню Processing нужно выбрать пункт Generate AHDL TDO File, чтобы сформировать AHDL описание. Нажав кнопку Start, запускаем компиляцию. По окончании компиляции можно видеть какие файлы были сформированы, какое семейство и конкретное устройство были выбраны автоматически. Также выводится сообщение об успешном прохождении компиляции (рисунок 2.20).

Рисунок 2.20 – Компиляция проекта

Компилятор генерирует файл отчёта (.rpt) (report file), в котором задокументирована информация о разбиении проекта, именах входных и выходных контактов, временных параметрах проектах и неиспользованных ресурсах для каждого устройства в проекте. Он также автоматически формирует файл трассировки (.fit). В нём документируются назначения ресурсов и устройств для всего проекта, а также информация о трассировке. Компилятор создаёт файл (.snf) для функционального тестирования и тестирования временных параметров в симуляторе.

2.2.7 Верификация проекта

Дальше следует заняться верификацией проекта. Для этого используем симулятор (Simulator), анализатор временных параметров (Timing Analizer) и сигнальный редактор (Waveform Editor).

Чтобы узнать временные задержки сигнала при прохождении от входа к выходу используем анализатор временных параметров, который запускается пиктограммой с инструментальной панели.

Рисунок 2.21 – Завершение временного анализа

Симулятор запускается посредством выбора на инструментальной панели пиктограммы “Simulator”. Полученный в процессе компиляции файл SNF загружается автоматически при открытии симулятора. В качестве источника входных векторов используется графический сигнальный файл каналов тестирования – Simulator Channel File (.scf), созданный в сигнальном редакторе. Нажав “Start” – проведём тестирование логических операций и внутреннюю синхронизацию проекта.

Рисунок 2.22 – Завершение симуляции

По завершении симуляции проекта откроем файл SCF кнопкой Open SCF.

Рисунок 2.23 – Смоделированные значения выходного сигнала

Выбрав в меню File команду Create Table File можно сформировать табличный файл, содержащий результаты моделирования, с расширением .tbl, который можно просматривать в текстовом редакторе.

Сравнив параметры выходного сигнала с таблицей истинности, можно сказать, что устройство, реализованное на ПЛИС Altera семейства MAX7000 – EPM7032LC44-6, работает правильно.

2.2.8 Задание для самостоятельной разработки

По заданному булеву выражению построить таблицу истинности устройства. Построить схему, состоящую из двоичных логических элементов, в графическом редакторе Graphic Editor. В сигнальном редакторе Waveform Editor построить входные сигналы проекта. Осуществить компиляцию и симуляцию проекта на ПЛИС с созданием всех необходимых файлов. По результатам моделирования сделать вывод о правильности реализации цифрового устройства на ПЛИС.

Таблица 2.3 – Варианты заданий для самостоятельной разработки.

Номер варианта	Булево выражение
1
2
3
4
5

продолжение таблицы 2.3

Номер варианта	Булево выражение
6
7
8
9
10
11
12
13
14
15

2.3 Лабораторная работа №2. Описание цифровых схемы на языке AHDL

Цель и содержание работы: В этой работе изучается процесс описания цифрового устройства на языке AHDL и создание нового элемента на базе этого описания. С помощью редактора Text Editor создаётся текстовый файл описания схемы на языке AHDL. На основе текстового файла создаётся символьный файл, который с помощью редактора Graphic Editor включается в иерархический проект. После этого выполняется трансляция проекта, формирование тестовых векторов и симуляция в последовательности, аналогичной предыдущей работе.

2.3.1 Общие сведения о языке описания аппаратуры AHDL

Язык описания аппаратуры AHDL разработан фирмой Altera и предназначен для описания комбинационных и последовательностных логических устройств, групповых операций, цифровых автоматов (state machine) и таблиц истинности с учётом архитектурных особенностей ПЛИС фирмы Altera. Он полностью интегрируется с системой автоматизированного проектирования ПЛИС MAX+PLUS II. Файлы описания аппаратуры, написанные на языке AHDL, имеют расширение .tdf (Text design file). Для создания TDF-файла можно использовать как текстовый редактор системы MAX+PLUS II, так и любой другой. Проект, выполненный в виде TDF-файла, компилируется, отлаживается и используется для формирования файла программирования или загрузки ПЛИС фирмы Altera.

Операторы и элементы языка AHDL являются достаточно мощным и универсальным средством описания алгоритмов функционирования цифровых устройств, удобным в использовании. Язык описания аппаратуры AHDL даёт возможность создавать иерархические проекты в рамках одного этого языка или использовать TDF-файлы, разработанные на языке AHDL, наряду с другими типами файлов. Для создания проектов на AHDL можно, конечно, пользоваться любым текстовым редактором, но текстовый редактор системы MAX+PLUS II предоставляет ряд дополнительных возможностей для ввода, компиляции и отладки проектов.

Проекты, созданные на языке AHDL, легко внедряются в иерархическую структуру. Система MAX+PLUS II позволяет автоматически создать символ компонента, алгоритм функционирования которого описывается TDF файлом, и затем вставить его в файл схемного описания (GDF-файл). Подобным же образом можно вводить в любой TDF-файл собственные функции разработчика и около 300 макрофункций, разработанных фирмой Altera. Для всех функций, включённых в макробиблиотеку системы MAX+PLUS II, фирма Altera поставляет файлы с расширением .inc, которые используются в операторе включения INCLUDE.

При распределении ресурсов устройств разработчик может пользоваться командами текстового редактора или операторами языка AHDL для того, чтобы сделать назначения ресурсов и устройств. Кроме того, разработчик может только проверить синтаксис или выполнить полную компиляцию для отладки и запуска проекта. Любые ошибки автоматически обнаруживаются обработчиком сообщений и высвечиваются в окне текстового редактора. При работе с AHDL следует соблюдать так называемые “Золотые правила” (Golden Rules). Выполнение их позволит эффективно применять язык AHDL и избежать многих ошибок.

“Золотые правила AHDL”.

─ Несмотря на то, что язык AHDL не различает прописные и строчные буквы, Altera рекомендует для улучшения читаемости использовать прописные буквы для ключевых слов.

─ Не применяйте вложенные конструкции условного оператора If, если можно использовать оператор выбора Case.

─ Строка в TDF-файле может быть длиной до 255 символов. Однако следует стремиться к длине строки, умещающейся на экране. Строки заканчиваются нажатием клавиши Enter.

─ Новую строку можно начинать в любом свободном месте, то есть на местах пустых строк, табуляций, пробелов. Основные конструкции языка отделяются пустым пространством.

─ Ключевые слова, имена и числа должны разделяться соответствующими символами или операторами и/или одним или более пробелами.

─ Комментарии должны быть заключены в символы процента (%). Комментарий может включать любой символ, кроме символа %, поскольку компилятор системы MAX+PLUS II игнорирует всё, заключённое в эти символы. Комментарии не могут быть вложенными.

─ При соединении одного примитива с другим используйте только “разрешённые” связи между ними, не все примитивы могут соединяться друг с другом.

─ Используйте только макрофункции EXPDFF, EXPLATCH, NANDLTCH и NORLTCH, входящие в макробиблиотеку системы MAX+PLUS II. Не создавайте свои собственные структуры перекрёстных связей. Избегайте многократного связывания вместе EXPDFF, EXPLATCH, NANDLTCH и NORLTCH. Многочисленные примеры этих макрофункций должны всегда разделяться примитивами LCELL.

Общие “золотые правила” ввода проекта:

─ Если многочисленные двунаправленные или выходные выводы связаны вместе, разработчик не может использовать оператор Pin Connection для соединения выводов при функциональном моделировании с аппаратной поддержкой или функциональном тестировании.

─ Нет необходимости создавать прототипы функций для примитивов. Однако разработчик может переопределить примитивы в объявлениях прототипов функций для изменения порядка вызова входов в TDF файле.

─ Не редактируйте файл Fit. Если разработчик желает отредактировать назначения для проекта, необходимо сохранить сначала файл Fit как TDF-файл или сделать обратное назначение с помощью команды Project Back-Annotate и отредактировать их с помощью команд Chip to Device, Pin/LC/Chip и Enter Assignments.

─ Если разработчик хочет загрузить регистр по определённому фронту глобального тактового сигнала Clock, фирма Altera рекомендует, когда регистр загружен, использовать для управления вход Clock Enable одного из триггеров типа Enable: DFFE, TFFE, JKFFE или SRFFE.

─ Когда разработчик начинает работать с новым файлом проекта, сразу же необходимо задать семейство ПЛИС, на которые ориентирован проект, с помощью конструкции Family для того, чтобы в дальнейшем иметь возможность воспользоваться макрофункциями, специфичными для данного семейства. Если разработчик не задаст семейство, оно будет считаться таким же, как и в текущем проекте.

─ Используйте опцию Design Doctor для проверки надёжности логики проекта во время компиляции.

─ Предоставляемые по умолчанию фирмой Altera стили для логического синтеза имеют разные установки для разных семейств устройств, что обеспечивает более эффективное использование архитектуры каждого устройства. Когда разработчик использует какой-нибудь из этих стилей, его установки изменятся при переходе к другому семейству устройств. После смены семейства необходимо проверить новые установки стиля.

2.3.2 Элементы языка AHDL

2.3.2.1 Зарезервированные ключевые слова

Зарезервированные ключевые слова используются для следующих целей:

─ для обозначения начала, конца и переходов в объявлениях языка AHDL;

─ для обозначения предопределённых констант, то есть GND и VCC.

Ключевые слова можно использовать как символические имена только если они заключены в одинарных кавычках. Их можно также использовать в комментариях.

Для того чтобы получить контекстную помощь по ключевому слову, нужно убедиться, что текущий файл сохранён с расширением .tdf, затем нажать Shift+F1 в окне текстового редактора Text Editor и щёлкнуть левой кнопкой мыши на ключевом слове.

Altera рекомендует все ключевые слова набирать прописными буквами.

Список всех зарезервированных ключевых слов языка AHDL: FUNCTION; CASE; BITS; DFF; DFFE; ELSE; END; EXP; AND; BEGIN; BURIED; BIDIR; CARRY; CASCADE; CLIQUE; CONNECTED_PINS; CONSTANT; DEFAULTS; DESIGN; DEVICE; ELSIF; OTHERS; TABLE; SRFFE; VCC; WHEN; WITH; XNOR; XOR; GLOBAL; GND; INPUT; IF; IS; JKFF; LATCH; LCELL; MACHINE; MACRO; MCELL; NAND; OF; JKFFE; INCLUDE; NODE; NOR; NOT; OPTIONS; OR; OUTPUT; RETURNS; SOFT; SRFF; STATES; SUBDESIGN; TFF; TFFE; THEN; TITLE; TRI; VARIABLE.

2.3.2.2 Символы

Ниже приведены символы, имеющие определённое значение в языке AHDL. В этот перечень не включены символы, используемые в булевых выражениях как операторы и для операций сравнения.

Таблица 2.4 – Символы AHDL

Символ	Функция
_ (подчёркивание)	Используемые пользователем идентификаторы.
- (тире)	Символы в символических именах.
-- (два тире)	Начинает комментарий в стиле VHDL, который продолжается до конца строки.
% (процент)	Заключает с двух сторон комментарий стиля AHDL.
() (круглые скобки)	Заключают и определяют последовательные имена групп. Заключают имена выводов в секции подпроекта (Subdesign Section) и в прототипах функций. Заключают (необязательно) входы и выходы таблиц в объявлении Truth Table (таблицы истинности). Заключают состояния в объявлении цифрового автомата State Machine. Заключают более приоритетные операции в булевых выражениях. Заключают необязательные варианты в секции проекта Design Section (внутри объявления назначения ресурсов Assignment)
[ ] (квадратные скобки)	Заключают диапазон значений в десятичном имени группы.
‘…’ (одинарные кавычки)	Заключают символические имена.
"…" (двойные кавычки)	Заключают строку в объявлении названия Title. Заключают цифры в не десятичных номерах. Заключают путь в объявлении Include. Могут заключать имя проекта и устройства в секции проекта Design Section. Могут заключать имя в объявлении назначения клики графа Clique Assignment.
. (точка)	Отделяет символические имена переменных в макрофункции или примитиве от имён портов. Отделяет имя файла от расширения.
… (многоточие)	Разделяет наименьшее и наибольшее значение в диапазонах.
; (точка с запятой)	Заканчивает объявления и секции в языке AHDL.
, (запятая)	Разделяет элементы последовательных групп и списков.
: (двоеточие)	Отделяет символические имена от типов в объявлениях и назначениях ресурсов.

продолжение таблицы 2.4

Символ	Функция
@ (собака)	Присваивает символические узлы выводам устройства и логическим ячейкам в объявлениях назначения ресурсов Resource Assignment.
= (равенство)	Присваивает значения по умолчанию GND и VCC входам в секции подпроекта Subdesign. Присваивает установочные значения в вариантах. Присваивает значения состояниям в машине в машине состояний. Присваивает значения в булевых уравнениях.
=> (стрелка)	Отделяет входы от выходов в объявлениях таблицы истинности Truth Table. Отделяет предложения с WHEN от булевых выражений в операторе Case.

2.3.2.3 Имена в кавычках и без кавычек

В языке AHDL есть три типа имён.

─ Символические имена – это определяемые пользователем идентификаторы. Они используются для обозначения следующих частей TDF:

─ внутренних и внешних узлов (вершин);

─ констант;

─ переменных цифрового автомата, битов состояний, имён состояний;

─ примеров (Instance).

─ Имена подпроекта – это определяемые пользователем имена для файлов проекта более низкого уровня. Имя подпроекта должно быть таким же, как имя файла TDF.

─ Имена портов – это символические имена, идентифицирующие вход или выход примитива или макрофункции.

В файле Fit проекта могут появиться генерируемые компилятором имена выводов с символом “тильда” (~). Этот символ зарезервирован для имён, генерируемых компилятором, пользователю запрещается его использовать для обозначения имён выводов, узлов (вершин), групп (шин).

Существует две формы записи для всех трёх типов-имён (символических, проекта и портов): в кавычках (¢) и без кавычек. Если разработчик создаёт символ по умолчанию для файла TDF, который включает в себя имена портов в кавычках, собственно кавычки не входят в имена выводов. Ниже, в таблице 2.5 указаны все возможные варианты записи имён в языке AHDL.

Таблица 2.5 – Варианты записи имён в AHDL

Разрешённые символы	Имя подпроекта		Символическое имя		Имя порта
	Без кавычек	В кавычках	Без кавычек	В кавычках	Без кавычек	В кавычках
A-Z	+	+	+	+	+	+
a-z	+	+	+	+	+	+
0-9	+	+	+	+	+	+
Подчёркивание(_)	+	+	+	+	+	+
Косая черта (/)	–	–	+	+	+	+
Тире (–)	–	+	–	+	–	+
Только цифры(0-9)	+	+	–	+	+	+
Ключевое слово	–	+	–	+	–	+
Максимальное число символов	8	8	32	32	32	32

2.3.2.4 Числа в языке AHDL

В языке AHDL можно использовать десятичные, двоичные, восьмеричные и шестнадцатеричные числа в любой комбинации. В таблице 2.6 приведён синтаксис записи чисел в языке AHDL для каждой системы счисления.

Таблица 2.6 – Синтаксис записи чисел

Система счисления	Значения
Десятичная	<последовательность цифр 0-9>
Двоичная	B¢¢<последовательность из 1, 0, X>¢¢, где символ X обозначает безразличное значение
Восьмеричная	O¢¢<последовательность цифр 0-7>¢¢ или Q¢¢<последовательность цифр 0-7>¢¢
Шестнадцатиричная	X¢¢<последовательность цифр 0-9, букв A-F>¢¢ или H¢¢<последовательность цифр 0-9, букв A-F>¢¢

К числам в языке AHDL применяются следующие правила:

─ компилятор системы MAX+PLUS II всегда интерпретирует числа как группы двоичных цифр;

─ в булевых выражениях числа нельзя присваивать одиночным узлам (вершинам). Вместо этого нужно использовать константы VCC и GND.

2.3.2.5 Булевы выражения

Булевы выражения состоят из операндов, разделённых логическими и арифметическими операторами и компараторами и (необязательно) сгруппированных в круглые скобки. Выражения используются в булевых уравнениях, также в других конструкциях языка, таких, как операторы Case и If.

Существуют следующие применения булевых выражений.

─ Операнд. Пример: a, b[5..1], 7, VCC;

─ Встроенная в текст (in line) ссылка (reference) на примитив или макрофункцию;

─ Префиксный оператор (! Или -), применённый к булеву выражению. Пример: !a;

─ Два булевых выражения, разделённые двоичным (не префиксным) оператором. Пример: d1 & d3;

─ Заключённое в круглые скобки булево выражение. Пример: (!foo & bar)

Результат каждого булева выражения должен иметь ту же ширину, что и узел или группа (в левой стороне уравнения), которому он, в конечном счёте, присваивается.

2.3.2.6 Приоритеты в булевых уравнениях

Операнды, разделённые логическими и арифметическими операторами и компараторами, оцениваются по правилам приоритетов, перечисленным ниже (приоритет 1 является наивысшим). Равноприоритетные операции выполняются по очереди, слева направо. Порядок выполнения может быть изменён с помощью заключения в круглые скобки.

Таблица 2.7 – Приоритеты операторов

Приоритет	Оператор	Компаратор
1	-	(отрицание)
1	!	(логическое НЕ)
2	+	(сложение)
2	-	(вычитание)
3	==	(равно?)
3	!=	(не равно?)

продолжение таблицы 2.7

Приоритет	Оператор	Компаратор
3	<	(меньше чем)
3	<=	(меньше либо равно)
3	>	(больше чем)
3	>=	(больше либо равно)
4	&	(AND)
4	!&	(NAND)
5	$	(XOR)
5	!$	(XNOR)
6	#	(OR)
6	!#	(NOR)

2.3.2.7 Логические операторы

В таблице 2.8 приведены логические операторы для булевых выражений.

Таблица 2.8 – Логические операторы

Оператор	Пример	Описание
!	!tob	Дополнение (префиксное обращение)
NOT	NOT tob
&	bread & butter	Логическое И
AND	bread AND butter
!&	a[3..1] !& b[5..3]	Обращение логического И
NAND	a[3..1] NAND b[5..3]
#	trick & treat	Логическое ИЛИ
OR	trick OR treat
!#	c[8..5] !# d[7..4]	Обращение логического ИЛИ
NOR	c[8..5] NOR d[7..4]
$	foo $ bar	Исключающее ИЛИ
XOR	foo XOR bar
!$	x2 !$ x4	Обращение исключающего ИЛИ
XNOR	x2 XNOR x4	Обращение логического ИЛИ

Каждый оператор представляет собой логический вентиль с двумя входами; исключение составляет оператор NOT, являющийся префиксным инвертором. Для записи логического оператора можно использовать его имя или символ.

Выражения, в которых используются эти операторы, интерпретируются по-разному в зависимости от того, что представляют собой операнды: одиночные узлы (вершины), группы или числа. Кроме того выражения с оператором NOT интерпретируются не так как другие логические операторы.

2.3.2.8 Выражения с оператором NOT

С оператором NOT можно использовать три типа операндов.

─ Если операнд представляет собой одиночный узел, константы GND или VCC, выполняется одна операция обращения. Пример: !a.

─ Если операнд представляет собой группу узлов, каждый элемент группы проходит через инвертор. Пример: !a[4..1] интерпретируется как (!a4, !a3, !a2, !a1).

─ Если операнд представляет собой число, он обрабатывается как двоичное число, то есть как группа соответствующего числа битов, где обращается каждый бит. Пример: !9 операнд интерпретируется как двоичное число !B"1001" (группа из четырёх элементов), результат и B"0110".

2.3.2.9 Выражения с операторами AND, NAND, OR, NOR, XOR и XOR

Существует четыре комбинации операндов с двоичными (не префиксными) операторами, и каждая из них интерпретируется по-особому.

─ Если операнд представляет собой одиночный узел, константы GND или VCC, оператор выполняет логическую операцию над двумя элементами. Пример: (a&b).

─ Если оба оператора являются группами узлов, оператор применяется к соответствующим узлам каждой группы, производя ряд операций на битовом уровне между группами. Группы должны быть одинакового размера. Пример: (a,b) # (c,d) интерпретируется как (a#c, b#d).

─ Если один оператор представляет собой одиночный узел, константы GND или VCC, а другой операнд – группу узлов, то одиночный узел или константа дублируются для образования группы такого же размера, что и второй операнд. Затем выражение интерпретируется как групповая операция. Пример: a & b[2..1] интерпретируется как (a&b2, a&b1).

─ Если оба операнда представляют собой числа, более короткое (в смысле числа битов в двоичном представлении) число дополняется незначащими нулями, чтобы сравняться по числу битов с другим операндом. Затем выражение интерпретируется как групповая операция. Пример: в выражении (3#8) 3 или 8 преобразуются в двоичные числа B"0011" и B"1000". Результатом является B"1011".

─ Если один операнд представляет собой число, а другой – узел или группу узлов, то число усекается до или расширяется до размера группы. При усечении значащих битов генерируется сообщение об ошибке. Выражение затем интерпретируется как групповая операция. Пример: (a,b,c)&1 интерпретируется как (a&0, b&0, c&1).

Выражение с константой VCC интерпретируется не так как выражение с операндом 1. В первом выражении приведённого ниже примера число 1 расширяется по числу битов двоичного представления, чтобы соответствовать размеру группы. Во втором уравнении узел VCC дублируется для образования группы того же размера. Затем, каждое уравнение интерпретируется как групповая операция.

! operation.

(a, b, c) & 1 = (0, 0 c)

(a, b, c) & VCC = (a, b c).

2.3.2.10 Арифметические операторы

Арифметические операторы используются для выполнения арифметических операций сложения и вычитания над группами и числами. В языке AHDL применяются арифметические операторы перечисленные в таблице 2.9.

Таблица 2.9 – Арифметические операторы

Оператор	Пример	Описание
+ (унарный)	+1	Положительное значение
- (унарный)	-a[4..1]	Отрицательное значение
+	count [7..1] + delta[7..0]	Сложение
-	Rightmost_x[] – leftmost_x[]	Вычитание

Унарные плюс (+) и минус (-) являются префиксными операторами. Оператор “+” не влияет на свой операнд, и разработчик может использовать его для иллюстративных целей (то есть для указания положительного числа). Оператор “-” интерпретирует свой операнд в двоичном представлении (если он таковым не является с самого начала). Затем он выполняет операцию унарного минуса, то есть получает дополнение операнда как двоичного числа.

К другим арифметическим операторам применяются следующие правила:

─ операции выполняются между двумя операндами, которые должны быть группами узлов или числами;

─ если оба операнда представляют собой группы узлов, то они должны иметь одинаковый размер;

─ если оба операнда представляют собой числа, то более короткое (в двоичном представлении) число расширяется (дополняется незначащими нулями), чтобы сравняться по числу битов с другим операндом;

─ если один операнд представляет собой число, а другой является группой узлов, то число усекается или расширяется в двоичном представлении до размера группы. Если при этом усекаются значащие биты, компилятор системы MAX+PLUS II генерирует сообщение об ошибке.

2.3.3 Управление синтезом.

2.3.3.1 Реализация примитивов LCELL и SOFT

Можно ограничить логический синтез с помощью замены переменных типа узел (NODE) примитивами SOFT и LCELL. Переменные NODE и примитивы LCELL обеспечивают наилучшее управление логическим синтезом. Примитивы SOFT обеспечивают более слабое управление логическим синтезом.

Переменные NODE, которые объявляются в секции VARIABLE, не накладывают больших ограничений на логический синтез. Во время синтеза модуль логического синтеза компилятора системы MAX+PLUS II заменяет каждый пример использования переменной NODE логикой, которую она представляет. Затем происходит минимизация логики до одной логической ячейки. Этот метод обычно приводит к ускорению работы схемы, но в результате может получиться слишком сложная логика или же её трудно свести к одной ячейке.

Буферы SOFT обеспечивают лучшее управление использованием ресурсов, чем переменные NODE. Модуль логического синтезатора выбирает, когда заменить примеры использования примитивов SOFT примитивами LCELL.

Буферы SOFT могут помочь уничтожить логику, которая оказалась слишком сложной, и сделать проект проще; однако при этом может быть увеличено количество логических операций и скорость выполнения программы соответственно уменьшится.

Наиболее сильное управление процессом логического синтеза обеспечивается примитивами LCELL. Модуль логического синтезатора минимизирует всю логику, которая запускает примитив LCELL, таким образом, чтобы можно было свести её к одной логической ячейке. Примитивы LCELL реализуются в виде одной логической ячейки (их нельзя убрать из проекта, даже если они имеют единственный вход). Если проект минимизирован до такой степени, что один примитив LCELL имеет единственный вход, в этом случае вместо примитивов LCELL можно использовать примитивы SOFT, которые убираются в процессе логического синтеза.

2.3.3.2 Значения констант по умолчанию

Логический синтезатор автоматически выполняет подключение к GND всех выходов таблицы истинности, если не удовлетворяется ни одно из условий входа в таблицы. Для присвоения выходам таблицы истинности значения VCC можно использовать одно или несколько объявлений языка AHDL по умолчанию. С помощью этих объявлений можно задать значения по умолчанию для соответствующих выходов. Например, если большинство выходов таблицы истинности равны 1, можно задать значение по умолчанию VCC.

2.3.4 Использование чисел и констант в языке AHDL

2.3.4.1 Использование чисел

Числа используются для представления констант в булевых выражениях и уравнениях. Язык AHDL поддерживает все комбинации десятичных, двоичных, восьмеричных и шестнадцатеричных чисел.

Ниже приведён файл decode1.tdf, который представляет собой дешифратор адреса, генерирующий высокий активный уровень сигнала разрешения доступа к шине, если адрес равен шестнадцатеричному числу 370h.

SUDESIGN decode1

(

address[15..0] : INPUT;

chip_enable : OUTPUT;

)

BEGIN

chip_enable = (adress[15..0] == H"0370");

END;

В этом примере десятичные числа использованы для указания размерности массива бит, которым записывается адрес шины. Шестнадцатеричным числом H"0370" записано значение адреса, при котором обеспечивается высокий уровень сигнала.

В файле AHDL можно использовать константы для описательных имён разных чисел. Такое имя, используемое на протяжении всего файла, может быть более информативным, чем число; например, имя UPPER_LI несёт больше информации, чем число 103. В языке AHDL константы вводятся объявлением CONSTANT.

Приведённый выше файл можно записать по-другому, используя вместо числа H”0370” константу IO_ADDRESS.

CONSTANT IO_ADRESS = H"0370";

SUBDESIGN decode2

(

a[15..0] : INPUT;

ce : OUTPUT;

)

BEGIN

Ce = (a[15..0] == IO_ADDRESS);

END;

Преимущество использования констант особенно заметно, если одно и то же число используется в файле несколько раз. Тогда, если его нужно изменить, его меняют только один раз в объявлении константы.

2.3.5 Комбинационная логика

Как известно, логическая схема называется комбинационной, если состояния выходов являются только функциями входов независимо от момента времени. Комбинационная логика в языке AHDL реализована булевыми выражениями и уравнениями, таблицами истинности и большим количеством макрофункций. В число примеров комбинаторных логических функций входят дешифраторы, мультиплексоры и сумматоры.

2.3.5.1 Реализация булевых выражений и уравнений

Булевы выражения – это множества узлов, чисел, констант и других булевых выражений, выделяемых операторами, компараторами и, возможно, сгруппированных в заключающих круглых скобках. Булево уравнение устанавливает равенство между узлом или группой и булевым выражением.

В качестве примера приведён файл boole1.tdf, в котором даны два простых булевых выражения, представляющих два логических элемента.

SUBDESIGN boole1

(

a0, a1, b : INPUT;

out1, out2 : OUTPUT;

)

BEGIN

out1 = a1 & !a0;

out2 = out1 # b;

END;

Здесь выход out1 получается в результате логической операции И, применённой ко входу a1 и инвертированному входу a0, а выход out2 получается в результате применения логической операции ИЛИ к выходу out1 и входу b. Поскольку эти уравнения обрабатываются одновременно, последовательность их следования в файле не важна.

2.3.5.2 Объявление NODE (узел)

Узел, который объявляется в секции переменных VARIABLE в объявлении NODE, можно использовать для хранения промежуточных выражений.

Это полезно делать, если булево выражение повторяется несколько раз и его целесообразно заменить именем узла. Файл boole1.tdf можно переписать по-другому.

SUBDESIGN boole2

(

a0, a1, b : INPUT;

out : OUTPUT;

)

VARIABLE

a_equals_2 : NODE;

BEGIN

a_equals_2 = a1 & !a0;

out = a_equals_2 # b;

END;

Здесь объявляется узел a_equals_2, и ему присваивается значение выражения a1 & !a0. Использование узлов помогает экономить ресурсы устройств, если узел используется в нескольких выражениях.

2.3.5.3 Определение групп

Важным понятием AHDL является группа. Она может включать в себя до 256 элементов (бит), рассматривается как совокупность узлов и участвует в различных действиях как единое целое. В булевых уравнениях группа может быть приравнена булевому выражению, другой группе, одному узлу, VCC, GND, 1 или 0. В каждом случае значения группы разные.

Если группа определена, для краткого указания всего диапазона ставят две квадратные скобки [ ]. Например, группу a[4..1] можно кратко записать как a[ ].

2.3.6 Описание цифровой схемы на языке AHDL

Опишем проект из лабораторной работы №1 на языке AHDL. Для этого вначале создаётся проект, как описано в первой лабораторной работе. В качестве файла верхнего уровня задаётся текстовый файл c расширением .tdf. Для этого выбираем в меню File пункт New… В появившемся окне (рисунок 2.24) выбирается тип создаваемого файла – Text Editor file.

Рисунок 2.24 – Меню New

Затем, исходя из заданного булева выражения создаём в окне текстового редактора программу.

SUBDESIGN project2 % Задание символического имени подпроекта %

( % и объявление его входов и выходов %

A : INPUT; % Назначение ресурсов %

B : INPUT;

C : INPUT;

D : INPUT;

Y : OUTPUT;

)

BEGIN

Y = A & B & C & D -- Присвоение Y значения

# !A & !B & !C & !D -- булева ыражения

# A & !B & !C & D

# A & B & !C & !D

# !A & B & C & !D

# !A & B & !C & D

# !A & !B & C & D;

END; % Оператор окончания проекта %

Сохраним данный документ как файл AHDL, с расширением .tdf (рисунок 2.25).

Рисунок 2.25 – Сохранение файла AHDL

Теперь можно создать графическое изображение символа, реализующего функцию, описанную в файле project2.tdf. Для этого выбирается пункт New… из меню File, где в уже знакомом меню (рисунок 2.24) задаётся тип создаваемого файла – Symbol Editor file. В открывшемся символьном редакторе, с помощью примитивов рисования создаётся графическое изображение символа. При этом следует задать контакты символа. Для этого следует дважды кликнуть левой кнопкой мышки в том месте, где предполагается создать контакт. Появится окно (рисунок 2.26), в котором нужно указать имя контакта, его тип

(вход или выход), отображение его имени и статус по умолчанию (используется или нет).

Рисунок 2.26 – Окно задания контактов

Проделав эту операцию с каждым контактом символа, получим изображение символа (рисунок 2.27).

Рисунок 2.27 – Создание символа в символьном редакторе

После того как символ создан, нужно сохранить его под тем же именем, что и файл его описания (project.tdf) с расширением .sym.

Теперь можно создать графическое изображение схемы используя созданный символ (рисунок 2.28).

Рисунок 2.28 – Схема с новым символом

Теперь проект готов к компиляции.

Для тестирования временных параметров нужно создать файл входных сигналов в сигнальном редакторе. Подадим на вход сигналы в порядке следования их в таблице истинности данной схемы (рисунок 2.29). Высокий уровень – 1, низкий – 0.

Рисунок 2.29 – Входные сигналы схемы

Теперь можно приступать к компиляции проекта и тестированию его выходных параметров.

Результаты, полученные во время компиляции и тестирования временных параметров (рисунок 2.30), говорят о том, что схема работает правильно и может быть реализована на ПЛИС фирмы Altera.

Рисунок 2.30 – Сигналы на входах и выходе схемы

2.3.7 Задание для самостоятельной разработки

По заданному булеву выражению построить таблицу истинности устройства. Описать данное булево выражение на языке AHDL. Создать с символьном редакторе символ реализующий описание на AHDL. Построить схему, основанную на созданном символе, в графическом редакторе Graphic Editor. В сигнальном редакторе Waveform Editor построить входные сигналы проекта. Осуществить компиляцию и симуляцию проекта на ПЛИС с созданием всех необходимых файлов. По результатам моделирования сделать вывод о правильности реализации цифрового устройства на ПЛИС.

Таблица 2.10 – Варианты заданий для самостоятельной разработки

Номер варианта	Булево выражение
1
2
3
4
5
6
7

продолжение таблицы 2.10

Номер варианта	Булево выражение
8
9
10
11
12
13
14
15

Список использованной литературы

1. Стешенко В.Б. ПЛИС фирмы Altera: проектирование устройств обработки сигналов. –М.: ДОДЭКА, 2000.–128 с.

2. Антонов А.П., Мелехин В.Ф., Филиппов А.С. Обзор элементной базы фирмы Altera. Санкт-Петербург, 1997.–142 с.

3. Разевиг В.Д. Система схемотехнического моделирования Micro-Cap V. – М.: “СОЛОН”, 1997.–273 с.

4. Токхейм Р. Основы цифровой электроники: Пер с англ.–М.: Мир, 1988.–392 с.

5. The Design Center, Application Notes Manual, Copyright 1994 by MicroSim Corporation.–238 c.

6. Гутников В.С. Интегральная электроника в измерительных устройствах. – Л.: Энергия, Ленингр. отд-ние, 1980.–248 с.

7. Армстронг Дж. Р. Моделирование цифровых систем на языке VHDL: Пер. с англ./М.: Мир, 1992.–175 с.